JPH021159A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH021159A
JPH021159A JP63276321A JP27632188A JPH021159A JP H021159 A JPH021159 A JP H021159A JP 63276321 A JP63276321 A JP 63276321A JP 27632188 A JP27632188 A JP 27632188A JP H021159 A JPH021159 A JP H021159A
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ウクーラエ　チョ
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ジョン―ミル　ヨン
Suk-Gi Choi
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法に関するもので、特に単
結晶シリコン半導体基板上にバイポーラトランジスタと
ＣＭＯＳｌ−ランジスタとＭＯＳキャパシタと抵抗を具
備する半導体装置の製造方法に関するものである。
〈従来の技術と解決しようとする課題〉半導体の基板上
にバイポーラトランジスタと聞ＯＳトランジスタが製造
された半導体装置を一般にｂｉ−ＣＭＯ５という。
従来、ＶＬＳＩ級のｂｉ−ＣＭＯ５技術は高性能メモリ
や高性能ロジックのみを自差して開発されてきたので、
高集積度、高速ロジックの用途に主に適合した。従来、
高性能メモリ及び高速、低電力、高密度のロジックのみ
のためのｂｉ−ＣＭＯＳ技術は１９８６年２月に発行さ
れたｌ５ＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａ
ｌ　Ｐａｐｅｒｓの２１２頁及び１９８６年５月に発行
されたＣＩＣＣＴｅｃｈ、　Ｄｉｇ、　６３頁に開示さ
れたことがある。
しかしながらこのような従来技術によって高性能ディジ
タル及びアナログＶＬＳＩ機能を同一のチップ上に具現
しようとしても、精密なアナログ機能及び高速、高集積
ディジタル機能を具現するためのＭＯ５素子、バイポー
ラ素子、抵抗、キャパシタ等が提供されていないとか、
上記各素子の性能とか構成の合理性カミ最適な状態で具
備されていないので性能及び応用分野が制限されていた
。
又他の従来技術によると、素子の高速化のために複雑な
自己整合のバイポーラ構造を導入した従来のｂｉ−ＣＭ
ＯＳ装置の構造は大変複雑になるため量産性と費用面に
おいて適合しなかった。従って従来のｂ　ｉ　−ＣＭＯ
Ｓ装置の製造工程においては非自己整合の構造を使用し
たので性能には限界があったのである。１９８１年９月
に発行されたＩＥＥＥ、　Ｖｏｌ、ＥＤＬ−２８、Ｎｏ
９＋の１０１０〜１０１３頁に開示されたような従来の
バイポーラ構造においては、その構造の大きさを小さく
する場合に素子の大きさの縮小（Ｓｃａｌｉｎｇ　Ｄｏ
ｗｎ）に問題があった。
又、１９８７年８月に発行されたＩＥＥＥ、　Ｖｏｌ、
ＥＤＬ−８ＮＯ，８，の３３８〜３４０頁に開示された
ような自己整合バイポーラの技術においては、素子の大
きさの微細化における難点、を解決しようとする方法が
提案されたが、その工程は比較的複雑であった。
更に、Ｌ、　Ｂｌｏｓｓｆｅｌｄによる米国の特許番号
第４５０３６０３号に開示されたような従来技術はベー
ス領域に２回のイオン注入をし、選択的な酸化（Ｌｏｃ
ａｌＯｘｉｄａｔｉｏｎ）をした後にエミッタ領域を形
成して自己整合バイポーラ構造を造るが多数の熱処理工
程が必要とされ、高速、高集積バイポーラトランジスタ
の形成のための活性ベース層の浅い接合深さ（Ｓｈａｌ
ｌｏｗ　Ｊｕｎｃｔｉｏｎ　Ｄｅｐｔｈ）をコントロー
ルすることが難しいので、高性能のｂｉ−ＣＭＯＳ装置
の製造工程に利用するには問題があった。
従って本発明の目的は、高集積、高性能ＭＯＳ　トラン
ジスタの製造と同時に高負荷駆動力及び高性能のマツチ
ング特性が優れた高集積度を持ち、自己整合されたエミ
ッタ接続型のパイボーラトランジスタと低電流において
高速特性と高集積度を持ち、自己整合された多結晶シリ
コンエミッタ接続型のバイポーラトランジスタを形成さ
せ、高集積、高速ディジタル及び精密アナログに使用す
ることができるｂｉ−ＣＭＯＳ半導体装置を最少限の工
程で最大限の性能を得ることができる半導体装置の製造
方法を提供することにある。
本発明の又他の目的は、ＭＯＳキャパシタ及び抵抗をＭ
ＯＳトランジスタ及びバイポーラトランジスタと同一チ
ップに簡単な工程で形成することができ、これらの連結
が容易であり、最少限の工程で最大限に高性能な素子を
得ることができる半導体装置の製造方法を提供すること
にある。
本発明の更に又他の目的は、工程の単純性及び素子の高
性能を追求しながら微細化された工程技術に適応するこ
とができ半導体装置の製造方法を提供することにある。
く実　施　例〉 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
第１図（Ａ）〜（Ｐ）及び（Ａ′）〜（Ｐ′）は各々本
発明に係る半導体装置の製造方法により製造されるｂｉ
−ＣＭＯＳ装置の製造工程を順に示した断面図である。
第１図（Ａ）〜（Ｐ）は各々ｂｉ−ＣＭＯ５装置の一つ
の側端である能動素子部分の製造工程を示す。
この製造工程はＰＭＯＳ　）ランジスタと、ＬＤＤ（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のＮＭＯ
Ｓｌ−ランジスタと、高負荷駆動力及び高性能のマツチ
ング特性がすぐれた高集積度を持つ自己整合された金属
エミッタ接続型のバイポーラトランジスタと、低電流か
ら高速特性を持ち、高集積度を持つ自己整合された多結
晶シリコンエミッタ接続型のバイポーラトランジスタを
形成する製造工程を示している。
多結晶シリコンエミッタ接続型のバイポーラ素子の単結
晶エミッタ領域と多結晶シリコン領域との間の界面（Ｉ
ｎｔｅｒｆａｃｃ）が素子の特性及び回路の特性に及ぼ
す影響に対しては、１９８６年５月に発行のＳｙｍｐ、
ＶＳＬＩ　Ｔｅｃｈｎｏｌｏｇｙ、　Ｄｉｇ、Ｔｅｃｈ
、Ｐａｐｅｒｓ　４７〜４８頁及び１９８７年６月に発
行されたＩＥＥＥ、　ＥＤ−３４，Ｎｏ。
６、の１３４６〜１３５３頁に開示されたことがある。
第１図（Ａ’）〜（Ｐ’）は各＃ｂｉ−ＣＭＯ５の他の
側端である受動素子部分の製造工程を示す。この製造工
程は、キャパシタと抵抗領域及び第１多結晶シリコンと
第２多結晶シリコンの連結領域等を形成する製造工程を
示している。
したがって第１図（Ａ）〜（Ｐ）および第１図（Ａ′）
〜（Ｐ′）は、各々同一基板上での同一工程を示してい
ることに留意しなければならない。
出発物質は結晶方向が、＜１００＞方向であり、比抵抗
が２〜２０Ω・印程度の「第１導電型のシリコン基板」
としてのＰ型車結晶シリコン基板（以下、基板）■であ
る。
先ず、基板１上にマスキングのための酸化膜層２を形成
した後上部に感光物質を塗布し、通常の写真蝕刻方法に
よって「第１　ＭＯ５電界効果トランジスタ」としての
ＰＭＯＳ　）ランジスタが形成される第１基板領域（又
はウェル）６と、「第１及び第２バイポーラトランジス
タ」としての多結晶シリコンエミッタ接続型のＮＰＮ　
）ランジスタと金属エミッタ接続型のＮＰＮトランジス
タが形成される第３及び第４基板領域（又はコレクタ領
域）７．８を形成するための窓３．４．５を各々形成し
、燐（Ｐ）等の５価不純物を１６０ＫｅＶ程度の高エネ
ルギーにて線量（口ｏｓｅ）　１０′２〜１０”ｔｏｎ
ｓ／ｃｎｉ程度でイオン注入する。
その後上記イオン注入時にマスクとして使用された感光
物質を除去し、１０００℃〜１２００℃の酸素及び窒素
雰囲気内でイオン注入された不純物を活性化して拡散さ
せ、深さが約２．５μｍのＮ型の第１基板領域６、Ｎ型
の第３基板領域７、Ｎ型の第４基板領域８を第１図（Ａ
）のように形成する。
その後、基板１の上部の酸化膜層２を全て除去し、基板
表面の全面に厚さ５００人程程度酸化膜層９を形成する
。酸化膜層９の上部には通常の低圧ＣＶＤ（Ｌｏｗ　Ｐ
ｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅ
ｐｏｓｉｔｉｏｎ）方法で５ｉＪ４の窒化膜層１０を厚
さ１５００人程度程度成する。この酸化膜層９と窒化膜
層１０とから構成されるマスキング層は以後の酸化工程
においてマスキング層の下部にある基板１の表面のシリ
コンが酸化されることを防止する役割をする。
その後、素子分離用の酸化膜層１１が形成される領域の
窒化膜層１０を通常の写真蝕刻方法で除去して第１基板
領域６と第３基板領域７及び第４基板領域８の上部に感
光物質のイオン注入マスクを形成する。
その後、素子間の電気的な隔離のために第１、第３及び
第４基板領域６．７．８以外の窒化膜層１０が除去され
た領域に硼素等の３価不純物の元素を３０にｅＶ程度の
エネルギーで線量１０′２〜１０１４ｉ。
ｎｓ／ｃｎｌにてイオン注入する。その後上記感光物質
を除去して通常の熱処理工程により第１図（Ｂ）及び（
Ｂ′）のように素子分離用の酸化膜層１１を形成する。
この時、酸化工程においては酸化膜層９と窒化膜層１０
とから構成されるマスキング層の下部のシリコン基板の
表面に酸化膜は成長せずに上記マスキング層に保護され
ていない領域のシリコン基板に酸化膜が成長する。
又、上記の注入された硼素等の３価イオンが活性化され
て第１図（Ｂ）及び（Ｂ′）のように素子間のチャネル
の形成を防止する高濃度のＰ型のチャネルストッパ領域
１２が形成される。
上記のように素子分離用の酸化膜７１１１を成長させて
からマスクの使用なしに通常の窒化膜のエツチング方法
を使用して窒化膜層１０を除去し、基板の表面を精製す
るために熱処理犠牲酸化工程を行い５５０人程程度犠牲
酸化膜層を形成する。
その後、受動素子である「キャパシタ」としてのＭＯＳ
キャパシタの形成のためにＭＯＳキャパシタ部位１０１
を除外した残りの基板領域に感光物質を形成し、この感
光物質をイオン注入マスクにして砒素等の５価不純物の
元素を線１ｉ１０”〜１０′６ｉ。
ｎｓ／ｃｎｌ程度でイオン注入した後惑先物質を除去す
る。
その後、基板上部の犠牲酸化膜層をマスクの使用なしに
エツチングして出す。すると素子分離用の酸化膜層１１
は犠牲酸化膜層の厚さだけエツチングされて新たな酸化
膜層になり、素子分離用の酸化膜層１１が形成されてい
ない残りの部分の基板は露出される。
その後、露出された基板に更にＭＯＳ　）ランジスタの
「ゲート酸化膜層」としてのゲート絶縁膜及びキャパシ
タの誘電体層を形成するための酸化膜層１３を２００〜
５００人程度の厚さ程度常の熱処理酸化方法により第１
図（Ｃ）及び（Ｃ′）のように形成する。この時、上記
でＭＯＳキャパシタ部位１０１にイオン注入された砒素
等の５価イオンは活性化されて第１図（Ｃ′）に図示し
たようにＭＯＳキャパシタの「下部電極」としての電極
領域１４を形成する。
その後、ＮＭＯＳ　ｌ−ランジスタとＰＭＯＳ　）ラン
ジスタのしきい値電圧を０．８ボルト程度に調節するた
めに第１図（Ｃ）及び（Ｃ′）のようにシリコン基板の
全面に硼素等の３価不純物の元素を３０ＫｅＶ程度の低
エネルギーにて線ｆｉｌｏ”〜１０”１ｏｎｓ／ｃＩＩ
Ｗ程度でイオン注入する。
その後、ＭＯＳ　）ランジスタのゲート電極物質と連結
素子物質、そしてキャパシタの誘電体の上部に一定の面
積を持つ「上部電極」としての電極板の物質として利用
される第１多結晶シリコン層１５を厚さ４０００人程度
７通常の低圧ＣＶＤ方法によってシリコンの全表面に形
成させた後、第１多結晶シリコン層１５の抵抗を低くす
るために通常の方法によって燐等の５価不純物の元素を
浸透させる。
例えば、９００℃でＰＯＣＩ！ｆｆを使用して第１多結
晶シリコンＮ１５の抵抗を２０Ω／口程度になるように
する。
その後、第１図（Ｄ）及び（Ｄ′）に示したようにＰＭ
ＯＳ　）ランジスタのゲートである多結晶シリコン領域
１０５、ＮＭＯＳ　）ランジスタのゲートである多結晶
シリコン領域１０６、キャパシタ誘電体層の上部の電極
板領域の多結晶シリコン領域１０７、連結素子領域の多
結晶シリコン領域、即ち以後の工程で第２多結晶シリコ
ンと接続する部位の第１多結晶シリコン領域１０８を形
成させるために上記各領域の上部に感光物質１６を塗布
し、残りの領域の第１多結晶シリコンを通常の蝕刻方法
で除去した後上記の感光物質１６を除去する。
その後、第１図（Ｅ）及び（Ｅ′）のように９００℃程
度の温度で通常の方法によって熱処理酸化工程を進行し
、５００人程鹿の酸化膜層１７を基板の全表面の上部に
形成させ、シリコン基板の全表面の上部に通常の低圧Ｃ
ＶＤ方法で窒化膜層１８を１０００人程度０厚さで形成
する。この時、上記の熱酸化の工程時に第１多結晶シリ
コン層１５の上部に形成された酸化膜層１７の分だけ酸
化膜層１３は更に厚くなることがわかる。
上記の酸化膜層１７と窒化膜層１８とから構成されるマ
スキング層は、以後のＮＰＮ　）ランジスタのベース形
成の工程において選択的に硼素等の３価不純物が注入さ
れるようにするマスクの役割と、以後の酸化工程におい
てこのマスキング層の下部の基板表面のシリコンが酸化
されることを防止する役割を同時に果たす。
その後、上記のＮＰＮ　トランジスタの非活性ベースが
形成される領域１０９．１１０を除外した酸化膜層１７
と窒化膜層１８とから構成されるマスキング層の上部に
感光物質１９のマスクを形成し、マスクされずに露出さ
れた窒化膜層１８を除去した後感光物質１９を除去する
。
その後、第１図（Ｆ）及び（Ｆ′）に示すようにＮＰＮ
　Ｉ−ランジスタのベースの形成のための感光物質２０
のマスクを形成し、露出された酸化膜層１３を蝕刻した
後硼素等の３価不純物２１の元素をエネルギ−３５Ｋｅ
Ｖ程度にて線１ｔｌＸ１０”〜５×１０　”　１ｏｎｓ
　／　ｃｎｌ程度でイオン注入する。
その後、通常の方法で感光物質２０を除去し、上記の窒
化膜層Ｉ８を酸化防止マスクにして酸化工程をすると、
第１図（Ｇ）及び（Ｇ′）のように厚さ２０００〜３０
００人程度の酸化膜層程度が上記の蝕刻によって露出さ
れたシリコン表面に形成される。この時、非活性のベー
ス領域１０９．１１０内に注入された硼素等の３価不純
物２１が同時に活性化され、垂直及び水平に拡散されて
非活性ベース領域２３が形成される。この水平拡散は以
後に形成される活性ベース領域と連結される比較的低濃
度の連結（Ｌｉｎｋ−ｕｐ）領域ｊ！１ｌｌｌの役割を
する。
その後、通常の窒化膜蝕刻方法で窒化膜層１８を除去し
、上記の窒化膜層１８の下部の酸化膜層１３及び第１多
結晶シリコン層１５上部の浅い酸化膜層１７を蝕刻した
後、ＮＰＮ　トランジスタの活性ベース形成のための感
光物質のマスクを形成し、硼素等の３価不純物をエネル
ギー５０ＫｅＶ　、線ｆｉ３ＸＩＯ１″１ｏｎｓ／ｃ＋
ａでイオン注入して第３及び第４基板領域７．８の上部
に形成されるＮＰＮ　トランジスタの低濃度の活性ベー
ス領域２４を形成する。
尚、上記においてはＮＰＮ　）ランジスタ領域の窒化膜
層と酸化膜層を除去した後イオン注入したが、窒化膜層
と酸化膜層を蝕刻せずに、この絶縁膜を通過することが
できる高エネルギーで硼素等の３価不純物の元素を注入
して活性ベース領域２４を形成することもできることは
容易に理解されるであろう。
その後、感光物質を除去した後基板上部の全表面に燐等
の５価不純物の元素を線！１０”〜１０”ｉ。
口ｓ／ｃｒ１にて３０ＫｅＶ程度のエネルギーでイオン
注入して低濃度のドープドレイン（ＬＤＤ）ｆｆ型の「
第２　ＭＯＳ電界効果トランジスタ」としてのＮＭＯＳ
トランジスタのソース及びドレイン領域２５ａ及び低濃
度のｎ型の領域２５ｂ、２５ｃが形成されるようにする
と、第１図（Ｈ）及び（Ｈ’）のようになる。
その後、９００℃程度の温度で通常の方法によって熱処
理酸化工程を進行してＳｏｏ人程鹿の酸化膜層２６を形
成し、シリコン基板の全表面の上部に第１図（１）及び
（Ｉ′）のように通常のＣＶＤ工法の酸化膜層２７を形
成した後、上記の酸化膜層２６とＣＶＤ酸化膜層２７を
通常の乾式の蝕刻方法で蝕刻して第１図（Ｊ）及び（Ｊ
′）のように上記の第１多結晶シリコン層１５の側壁に
酸化膜のスペーサー２８ａ、２８ｂ、２８ｃ、２８ｄを
形成する。
上記の酸化膜のスペーサー２８ａ、２８ｂ、２８ｃ、２
８ｄのうちの第２基板領域のＮＨＯ２）ランジスタゲー
ト側壁の酸化膜のスペーサー２８ｂによってＬＤＤ構造
のＮＨＯ２）ランジスタが形成される。
その後、第１図（Ｋ）及び（Ｋ′）のようにシリコン基
板の表面の上部に感光物質２９を形成し、砒素等の５価
不純物の元素を線量１０１−〜１０”１ｏｎｓ／　ｃｏ
ｔにて４０〜８０ＫｅＶ程度のエネルギーでイオン注入
してＰＭＯＳ　）ランジスタの第１基板領域６の接続領
域３０、ＮＭＯＳｌ−ランジスタの高濃度のソース及び
ドレイン領域３１、多結晶シリコンエミッタ接続型のＮ
ＰＮ　）ランジスクのエミッタ領域３２及び第３基板領
域７のコレクタ接続領域３３、金属エミッタ接続型のＮ
ＰＮ　トランジスタのエミッタ領域３４及び第４基板領
域８のコレクタ接続領域３５、抵抗の下部領域３６を形
成したのち上記の感光物質２９を除去する。
その後、第１図（Ｌ）及び（Ｌ′）のように基板の表面
の上部に感光物質３７を形成し、硼素等の３価不純物を
線！１０′５〜１０′６１０ｎＳ／Ｃｌ１１にて３０Ｋ
ｅＶ程度の低エネルギーで注入してＰＭＯＳ　ｌ−ラン
ジスタのソース及びドレイン領域３８、ＮＭＯＳ　）ラ
ンジスタの第２基板領域の接続領域３９を形成して上記
の感光物質３７を除去する。
その後シリコンの全表面の上部に第１図（Ｍ）及び（Ｍ
′）に示しているように通常のＣＶＤ方法で酸化膜層４
０を形成する。
その後、酸化膜層４０の上部全面に感光物質４１を塗布
し、「第１バイポーラトランジスタ」としての多結晶シ
リコンエミッタ接続型のＮＰＮ　）ランジスタの「エミ
ッタ接続窓」としてのエミッタ領域４２用の窓と抵抗部
位のバッティングコンタクト（［ｌｕｔｔｉｎｇ　Ｃｏ
ｎｔａｃｔ）　　４３用の窓、第１多結晶シリコン層１
５と第２多結晶シリコン（後述）のコンタクト部位４４
用の窓を各々通常の写真蝕刻方法によって形成する。こ
の時、蝕刻の時間を調節して２０％程度のオーバーエッ
チ（ｏｖｅｒ　ｅｔｃｈ）をする。
この時、ＣＶＤ酸化膜層４０は熱的に生成された酸化膜
に比べて蝕刻速度が大きいので蝕刻調節に役立つ。
その後、上記の感光物質４１を除去した後、通常の熱処
理方法でＣＶＤ酸化膜層４０の膜質を稠密に再整列（Ｄ
ｅｎｓ　ｉ　ｆ　ｉｃａ　ｔ　１ｏｎ）する。
その後、多結晶シリコンエミッタ接続の電極物質と多結
晶シリコン物質を利用した受動素子である抵抗素子及び
連結役割物質として使用するために第２多結晶シリコン
層４５をシリコン基板の全表面に通常の方法によって形
成させる。
その後、第１図（Ｎ）及び（Ｎ′）に示したように、多
結晶シリコンエミッタ接続型のＮＰＮ　）ランジスタの
「エミッタ接続部」としての多結晶シリコン領域１１４
とパンティングコンタクト領域及び「高抵抗部位」とし
てのＧΩ／Ω単口の抵抗素子領域の第２多結晶シリコン
領域１１６、第２多結晶シリコンＮ４５を利用した「低
抵抗部位」としての数百９７口抵抗素子領域１１８、第
１多結晶シリコン層１５と連結するための第２多結晶シ
リコン部分１２０だけに多結晶シリコン層を残すために
感光物質４６を形成させ、多結晶シリコン層を通常の蝕
刻方法によって除去したのち上記の感光物質４６を通常
の方法で除去する。
その後、多結晶シリコン物質から作られた受動素子の電
気的な特性の大きさを選択的に調節するために感光物質
を形成させ、ＧΩ／口程程度抵抗領域１２２部分が保護
されるようにマスキングしてバッティングコンタクト部
、第１多結晶シリコンと第２多結晶シリコンの連結部位
、多結晶シリコンエミッタ領域に面抵抗を数百Ω／口程
度得るように砒素等の５価不純物を適当な線量で注入し
てから、上記の感光物質を通常の方法によって除去する
。
その後、シリコンの全表面の上部に通常のＣＶＤ方法に
より酸化膜層４７及び通常のＰＳＧ膜４８を載せ、そし
て熱処理工程を進行して上記の領域３０．３１．３２．
３３．３４．３５．３８．３９に注入された不純物を活
性化及び上記の酸化膜層４７の結集化とシリコン表面の
平坦化を成す。
その後、第１図（０）及び（０′）のように基板の全面
に感光物質４９を形成した後通常の写真蝕刻方法でＰＭ
ＯＳ　）ランジスタの第１基板の接ｖｔＮ域窓１２４と
ソニス及びドレインの領域窓１２５、ＮＭＯＳ　）ラン
ジスタのソース及びドレインの領域窓１２６と、第２基
板の接続領域窓１２７と多結晶シリコンエミッタ接続型
のバイポーラＮＰＮ　）ランジスタのベース接続領域窓
１２９とエミッタ接続領域窓１２８及びコレクタ接続領
域窓１３０、そして金属エミッタ接続型のＮＰＮ　）ラ
ンジスタのエミッタ接続領域窓１３１と、ベース接続領
域窓１３２及びコレクタ接ｖｃ？ｌＮ域窓１３３、キャ
パシタの電極領域窓１３４．１３５、抵抗領域の接続窓
１３６．１３７．１３８、第１多結晶シリコン層１５と
第２多結晶シリコン層４５の接続領域窓１３９を開けて
やる。
その後、上記の感光物質４９を除去して金属層５０を通
常の方法で真空蒸着して形成させた後、感光物質を形成
して金属層５０を蝕刻すると、第１図（Ｐ）及び（Ｐ′
）のようにＰＭＯＳ　）ランジスタの第１基板領域６の
接続電極１４０とソース及びドレイン電極１４１、ＮＭ
ＯＳ）ランジスタのソース及びドレイン電極１４２と第
２基板の接続電極１４３、多結晶シリコンエミッタ接続
型のバイポーラＮＰＮ　　）ランジスタのエミッタ電極
１４４とベース電極１４５及び第３基板のコレクタ電極
１４６、そして金属エミッタ接続型のバイポーラＮＰＮ
トランジスタのエミッタ電極１４７、ベース電極１４８
、第４基板のコレクタ電極１４９、ＭＯＳキャパシタの
電極１５０．１５１．００７口及び数百Ω／口単位の抵
抗領域の電極１５２．１５３．１５４、第１多結晶シリ
コンと第２多結晶シリコンの接続部位の電極１５５を形
成した後、上記の感光物質を通常の方法によって除去す
る。
上記のように電極物質上の感光物質を除去した後上記の
半導体装置を保護するための保護膜Ｎ５１を形成し、導
線溶接のためのパッドを露出する。
第２図は上述のような製造工程を経て完成されたｂｉ−
ＣＭＯＳ装置の最終断面図であって、領域ａはＰＭＯＳ
トランジスタの領域であり、領域すはＬＤＤ構造のＮＭ
ＯＳ　）ランジスタの領域であり、領域Ｃは自己整合の
構造を持つ多結晶シリコンエミッタ接続型のＮＰＮ　）
ランジスタの領域であり、領域ｄは自己整合の構造を持
つ金属エミッタ接続型のＮＰＮトランジスタの領域であ
り、領域ｅはＭＯＳキャパシタの領域であり、領域ｆは
ＧΩ／口程程度高抵抗を持つ多結晶シリコンの抵抗領域
であり、領域ｇはバッティングコンタクトの領域であり
、領域りは数百Ω／口程度の抵抗を持つ多結晶シリコン
抵抗領域であり、領域ｉは１次多結晶シリコン層と２次
多結晶シリコン層を接続させる接続領域である。
第３図は本発明に係る他の実施例の能動素子部分を示し
た最終断面図である。
上記の第１図（Ａ）〜（Ｐ）にて示した実施例において
は３重拡散構造に準じた実施例が説明されたが、本発明
は第３図に図示したような埋没層（Ｂｕｒｉｅｄ　Ｌａ
ｙｅｒ）とエピタキシャルＮ　（Ｅｐｉ　ｔａｘｉａｌ
　Ｌａｙｅｒ）を有する標準バイポーラトランジスタの
構造を持つｂｉ−ＣＭＯＳ構造の形成にも適合する。
第３図に図示したようなりｊ−ＣＭＯＳ構造は低濃度の
第１導電型の単結晶シリコン基板６１上に第２導電型の
埋没層６２．６３．６４を形成した後、基板表面の全面
に高濃度の第１導電型のエピタキシャル層６５を形成す
る。
その後、第１導電型のチャネルを持つ第１　ＭＯＳトラ
ンジスタを形成する第１基板領域６６と、第１及び第２
バイポーラトランジスタを形成する第２及び第３基板領
域６７．６８を上記の第２導電型の埋没層６２．６３．
６４上に形成する。
その後、第１図（Ｂ）〜（Ｐ）のような各工程を順次行
なうと、第３図に図示したようにＰチャネル電界効果ト
ランジスタとＮチャネル電界効果トランジスタと多結晶
シリコンエミッタ接続型のバイポーラトランジスタと金
属エミッタ接続型のバイポーラトランジスタを具備した
ｂｉ−ＣＭＯＳ半導体装置を製造することができる。実
際に、＜１００〉方向の０．００６〜０．１Ω・ｃｍ程
度のＰ型車結晶シリコン基板上に高濃度Ｎ型の埋没層を
形成して約５Ω・ｃｍ程度のＰ型のエピタキシャル層を
成長させた後Ｎ型の第１基板領域と第３基板領域及び第
４基板領域を形成し、第１図（Ｂ）〜（Ｐ）の各工程を
順次行なって第３図のようなりｉ−ＣＭＯ５半導体装置
を製造することができる。
第４図（Ｋ）〜（Ｐ）は本発明に係る更に他の実施例を
示す製造工程図である。
先ず、第１図のようなＰ型車結晶シリコン基板１又は第
３図のように低濃度のＰ型単結晶シリコン基板６１上に
高濃度のＰ型のエピタキシャル層が形成された基板上に
第１図（Ａ）の工程から第１図（Ｇ）までの工程と同一
な工程を行なう。
その後、窒化膜層１８と窒化膜層１８の下部の酸化膜Ｎ
１３及び第１多結晶シリコン層１５の上部の酸化膜層１
７を除去して所定部位の基板が露出されるようにする。
その後ＮＰＮ　）ランジスタの活性ベース領域２４を形
成するために感光物質のマスクを形成し、露出された基
板部位に硼素等の３価不純物をイオン注入して第３及び
第４基板領域７．８の上部に形成されるＮＰＮ　ｌ−ラ
ンジスタの低濃度の活性ベース領域２４を形成した後上
記の感光物質を除去する。
その後、第４図（Ｋ）のようにシリコン基板の表面の上
部に感光物質２９を形成して砒素等の５価不純物の元素
を線量１０１４〜１０”１ｏｎｓ／ｃｏｌにて４０〜８
０ＫｅＶ程度のエネルギーでイオン注入し、ＰＭＯＳト
ランジスタの第１基板領域６の接続領域３０、ＮＨＯ３
）ランジスタのソース及びドレイン領域３１、多結晶シ
リコンエミッタ接続型のＮＰＮ　）ランジスタのエミッ
タ領域３２及び第３基板領域７のコレクタ接続領域３３
、金属エミッタ接続型のＮＰＮ　）ランジスタのエミッ
タ領域３４及び第４基板領域８のコレクタ接続領域３５
を形成した後上記の感光物質２９を除去する。
その後、第４図（Ｌ）の工程以後の各工程は第１図（Ｌ
）及びそれ以後の各工程と同一である。
そして第４図（Ｋ）〜（Ｐ）の各工程の全ての図面には
第１図（Ｋ）〜（Ｐ）の各工程と同一な符号を使用した
。
第４図（Ｋ）〜（Ｐ）においては本発明に係る半導体装
置の製造方法により製造されるｂｉ−ＣＭＯＳトランジ
スタの能動素子部分を示しており、図示されていない受
動素子部分は第１図に示した各工程と同一な工程で第１
図（Ｋ′）〜（Ｐ′）に示したように形成することがで
きる。
上記のような工程を通じて製造されるｂｉ−ＣＭＯＳ装
置は第２図及び第３図に図示した各実施例とは異なり、
ＬＤＤ構造のＮＨＯ２）ランジスタの代りに通常のＮＨ
Ｏ２）ランジスタを具備したｂｉ−ＣＭＯＳ装置になる
。
〈発明の効果〉 本発明に係る半導体装置の製造方法は上述した如きもの
なので、ｂｉ−ＣＭＯＳ半導体装置において高集積、高
性能ＭＯ５）ランジスタを具現し、これと共にマツチン
グの特性の優れた高性能且つ高精密なバイポーラトラン
ジスタをＮＭＯＳ形成時に同時に実現させて精密なアナ
ログ回路に使用することができる。
又、本発明に係る半導体装置の製造方法は高速ディジタ
ルに特に適合するエミッタ面積の小さな多結晶シリコン
エミッタ接続型のＮＰＮ　）ランジスタと精密なアナロ
グ及び高負荷駆動に特に適合する金属エミッタ接続型の
ＮＰＮ　）ランジスタを適切に配置し、アナログＭＯ５
回路に特に必要な高品質ＭＯＳキャパシタと各種回路に
用いられるバイアス及び負荷に必要な多結晶シリコン抵
抗を最適化して集積し、これら相互の連結関係を都合良
く接続することができるので、従来の技術では具現する
ことが難しかった高性能論理回路、メモリ等の高性能デ
ィジタルＶＬＳ　Ｉ回路及びデータ変換器、スイッチン
グされたキャパシタ回路等のアナログＶＬＳＩ回路或い
はその両者の複合回路が最適な状態で具現されることが
できるものである。
更に本発明に係る半導体装置の製造方法は工程が単純で
あり、また自己整合される浅いベースを形成することが
できるので、素子の大きさを縮少（Ｓｃａｌｉｎｇ　ｄ
ｏｗｎ）することが容易であるという利点がある。
【図面の簡単な説明】
第１図（Ａ）〜（Ｐ）及び（Ａ′）〜（Ｐ′）は各々本
発明に係る半導体装置の製造方法の実施例を示す製造工
程毎の断面図、 第２図は第１図に示す各工程を経て完成された半導体装
置の断面図、 第３図は本発明に係る半導体装置の製造方法の他の実施
例により製造された能動素子部分の断面図、そして 第４図（Ｋ）〜（Ｐ）は各々本発明に係る更に他の実施
例を示す第１図相当の断面図である。 １０．１８ ２５ａ Ｐ型車結晶シリコン基板 （第１導電型のシリコン基板） 第１基板領域 第３基板領域 第４基板領域 窒化膜層 素子分離用の酸化膜層 第１導電型のチャネルストッパ領 域 下部電極 第１多結晶シリコン層 （多結晶シリコン） 活性ベース領域 低濃度ソース及びドレイン領域 ３０．３９ ３１　　・・− ３２，３４−・・ ３３．３５ １０９．１１０　　・−・ 接続領域 高濃度ソース及びドレイン領域 エミッタ領域 コレクタ接続Ｎ域 ソース及びドレイン領域 バッティングコンタクト部 第２多結晶シリコン層 保護膜層 非活性のベース領域 多結晶シリコン領域 （エミッタ接続部）

Claims (8)

    【特許請求の範囲】
  1. （１）第１導電型のシリコン基板上に第１及び第２ＭＯ
    Ｓ電界効果トランジスタと第１及び第２バイポーラトラ
    ンジスタを具備する半導体装置の製造方法が下記の工程
    からなることを特徴とする半導体装置の製造方法。 （１−ａ）シリコン基板上の所定の部分に第１ＭＯＳ電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオン注入を
    し、イオン注入された領域を活性化する工程。 （１−ｂ）シリコン基板上に上記各素子間の分離のため
    に上記各素子の形成領域を除外した所定の領域に形成す
    る素子分離用の酸化膜層と素子分離用の酸化膜層の下部
    に第１導電型のチャネルストッパ領域を形成する工程。 （１−ｃ）シリコン基板の上部に第１及び第２ＭＯＳ電
    界効果トランジスタのゲート酸化膜層を形成する工程。 （１−ｄ）第１基板領域及び第２ＭＯＳ電界効果トラン
    ジスタが形成される第２基板領域のゲート酸化膜層の上
    部にドーピングされた多結晶シリコンにて第１及び第２
    ＭＯＳ電界効果トランジスタのゲートを形成する工程。 （１−ｅ）シリコン基板の全面にマスキングのための窒
    化膜層を形成して第３及び第４基板領域の所定部位の窒
    化膜層を除去する工程。 （１−ｆ）第３及び第４基板領域に第１及び第２バイポ
    ーラトランジスタの非活性のベース領域を形成するため
    に所定領域の酸化膜層をエッチングした後第１導電型の
    イオン注入をする工程。 （１−ｇ）窒化膜層をマスクにして第３及び第４基板領
    域に酸化膜層を形成する工程。 （１−ｈ）第３及び第４基板領域に第１及び第２バイポ
    ーラトランジスタの活性ベース領域を形成するために所
    定領域に第１導電型のイオン注入をする工程。 （１−ｉ）第２ＭＯＳ電界効果トランジスタの低濃度ソ
    ース及びドレイン領域を形成するために第２導電型のイ
    オン注入をする工程。 （１−ｊ）シリコン基板の全面に酸化膜層を形成し、別
    途のマスクなしに酸化膜層をエッチングして上記の第１
    及び第２ＭＯＳ電界効果トランジスタのゲート側壁に酸
    化膜のスペーサーを形成する工程。 （１−ｋ）第１基板領域の第１ＭＯＳ電界効果トランジ
    スタの接続領域と第３及び第４基板領域のコレクタ接続
    領域と第２バイポーラトランジスタのエミッタ領域と第
    ２ＭＯＳ電界効果トランジスタの高濃度ソース及びドレ
    イン領域と第１及び第２バイポーラトランジスタのコレ
    クタ接続領域を形成するために第２導電型のイオン注入
    をする工程。 （１−ｌ）第１基板領域の第１ＭＯＳ電界効果トランジ
    スタのソース及びドレイン領域と第２基板領域の第２Ｍ
    ＯＳ電界効果トランジスタの接続領域を形成するために
    第１導電型のイオン注入をする工程。 （１−ｍ）シリコン基板の全面に酸化膜層を形成して第
    １バイポーラトランジスタのエミッタ接続窓を形成する
    工程。 （１−ｎ）第３基板領域の上部に第２多結晶シリコン層
    にて第１バイポーラトランジスタのエミッタ接続部を形
    成する工程。 （１−ｏ）第１及び第２ＭＯＳ電界効果トランジスタの
    ソース及びドレイン領域と、第１及び第２バイポーラト
    ランジスタのエミッタ領域、ベース領域及びコレクタ領
    域と、第１及び第２ＭＯＳ電界効果トランジスタの基板
    接続領域との接続のための窓を形成する工程。 （１−ｐ）この窓を通じて導体層に接続する工程。 （１−ｑ）保護膜層をシリコン基板の全面に塗布して導
    線溶接のためのパッドを露出する工程。
  2. （２）（１−ｂ）の工程でキャパシタの形成領域を除外
    した所定の領域に、素子分離用の酸化膜層と素子分離用
    の酸化膜層の下部に第１導電型のチャネルストッパ領域
    を形成し、 （１−ｂ）の工程後にキャパシタの形成領域にキャパシ
    タの下部電極を形成し、 （１−ｃ）の工程で第１及び第２ＭＯＳ電界効果トラン
    ジスタのゲート酸化膜層の形成と同時にキャパシタの下
    部電極上に酸化膜の誘電体層を形成し、（１−ｄ）の工
    程で第１及び第２ＭＯＳ電界効果トランジスタの多結晶
    シリコンによるゲートの形成と同時にキャパシタの誘電
    体層上にキャパシタの上部電極を形成し、 （１−ｏ）の工程で各領域の接続のための窓の形成と同
    時にキャパシタ領域の接続窓を形成し、 （１−ｐ）の工程時にキャパシタの電極の接続窓を通じ
    て導体層に接続し、 （１−ｑ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載の半導体装置の製造方法
    。
  3. （３）（１−ｂ）の工程で抵抗領域の基板接続部位が形
    成される領域を除外した所定の領域に、素子分離用の酸
    化膜層と素子分離用の酸化膜層の下部に第１導電型のチ
    ャネルストッパ領域を形成し、 （１−ｋ）の工程で各素子領域へのイオン注入と同時に
    抵抗の基板接続領域の下部にイオン注入領域を形成し、 （１−ｍ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続領域の形成のために窓を形成すると同時に抵抗
    領域のバッティングコンタクト部の窓を形成し、 （１−ｎ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続部の形成と同時に抵抗領域の高抵抗部位とバッ
    ティングコンタクト部位と低抵抗部位を形成し、 （１−ｎ）の工程後に抵抗領域のバッティングコンタク
    ト部位と低抵抗部位に第２導電型のイオン注入をし、 （１−ｏ）の工程で各領域の接続のための窓の形成と同
    時に抵抗領域の接続窓を形成し、 （１−ｐ）の工程時に抵抗領域の接続窓を通じて導体層
    に接続し、 （１−ｑ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載の半導体装置の製造方法
    。
  4. （４）（１−ｂ）の工程でキャパシタの形成領域と抵抗
    領域の基板接続部位が形成される領域を除外した所定の
    領域に、素子分離用の酸化膜層と素子分離用の酸化膜層
    の下部に第１導電型のチャネルストッパ領域を形成し、 （１−ｂ）の工程後にキャパシタの形成領域にキャパシ
    タの下部電極を形成し、 （１−ｃ）の工程で第１及び第２ＭＯＳ電界効果トラン
    ジスタのゲート酸化膜層の形成と同時にキャパシタの下
    部電極上に酸化膜の誘電体層を形成し、（１−ｄ）の工
    程で第１及び第２ＭＯＳ電界効果トランジスタのゲート
    形成と同時にキャパシタの誘電体層上にキャパシタの上
    部電極を形成し、 （１−ｋ）の工程で各素子の領域へのイオン注入と同時
    に抵抗の基板接続領域の下部にイオン注入の領域を形成
    し、 （１−ｍ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続領域の形成のために窓を形成すると同時に抵抗
    領域のバッティングコンタクト部の接続のための窓を形
    成し、 （１−ｎ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続部の形成と同時に抵抗領域の高抵抗部位とバッ
    ティングコンタクト部位と低抵抗部位を形成し、 （１−ｎ）の工程後に抵抗領域のバッティングコンタク
    ト部位と低抵抗部位に第２導電型のイオン注入をし、 （１−ｏ）の工程で各領域の接続のための窓の形成と同
    時にキャパシタ領域の接続窓と抵抗領域の接続窓を形成
    し、 （１−ｐ）の工程時にキャパシタ領域の接続窓と抵抗領
    域の接続窓を通じて導体層に接続し、 （１−ｑ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（１）記載の半導体装置の製造方法
    。
  5. （５）第１導電型のシリコン基板上に第１及び第２ＭＯ
    Ｓ電界効果トランジスタと第１及び第２バイポーラトラ
    ンジスタを具備する半導体装置の製造方法が下記の工程
    からなることを特徴とする半導体装置の製造方法。 （５−ａ）シリコン基板上の所定の部分に第１ＭＯＳ電
    界効果トランジスタが形成される第１基板領域と第１及
    び第２バイポーラトランジスタが形成される第３及び第
    ４基板領域を形成するために第２導電型のイオン注入を
    し、イオン注入された領域を活性化する工程。 （５−ｂ）シリコン基板上に上記各素子間の分離のため
    に上記各素子の形成領域を除外した所定の領域に形成す
    る素子分離用の酸化膜層と素子分離用の酸化膜層の下部
    に第１導電型のチャネルストッパ領域を形成する工程。 （５−ｃ）シリコン基板の上部に第１及び第２ＭＯＳ電
    界効果トランジスタのゲート酸化膜層を形成する工程。 （５−ｄ）第１基板領域及び第２ＭＯＳ電界効果トラン
    ジスタが形成される第２基板領域のゲート酸化膜層の上
    部にドーピングされた多結晶シリコンにて第１及び第２
    ＭＯＳ電界効果トランジスタのゲートを形成する工程。 （５−ｅ）シリコン基板の全面にマスキングのための窒
    化膜層を形成して第３及び第４基板領域の所定部位の窒
    化膜層を除去する工程。 （５−ｆ）第３及び第４基板領域に第１及び第２バイポ
    ーラトランジスタの非活性ベース領域を形成するために
    所定領域の酸化膜層をエッチングした後第１導電型のイ
    オン注入をする工程。 （５−ｇ）窒化膜層をマスクにして第３及び第４基板領
    域に酸化膜層を形成する工程。 （５−ｈ）第３及び第４基板領域に第１及び第２バイポ
    ーラトランジスタの活性ベース領域を形成するために所
    定領域に第１導電型のイオンを注入する工程。 （５−ｉ）第１基板領域の第１ＭＯＳ電界効果トランジ
    スタの接続領域と第３及び第４基板領域のコレクタ接続
    領域と第２バイポーラトランジスタのエミッタ領域と第
    ２ＭＯＳ電界効果トランジスタのソース及びドレイン領
    域と第１及び第２バイポーラトランジスタのコレクタ接
    続領域を形成するために第２導電型のイオン注入をする
    工程。 （５−ｊ）第１基板領域の第１ＭＯＳ電界効果トランジ
    スタのソース及びドレイン領域と第２基板領域の第２Ｍ
    ＯＳ電界効果トランジスタの接続領域を形成するために
    第１導電型のイオン注入をする工程。 （５−ｋ）シリコン基板の全面に酸化膜層を形成して第
    １バイポーラトランジスタのエミッタ接続窓を形成する
    工程。 （５−ｌ）第３基板領域の上部に第２多結晶シリコン層
    にて第１バイポーラトランジスタのエミッタ接続部を形
    成する工程。 （５−ｍ）第１及び第２ＭＯＳ電界効果トランジスタの
    ソース及びドレイン領域と、第１及び第２バイポーラト
    ランジスタのエミッタ領域、ベース領域及びコレクタ領
    域と、第１及び第２ＭＯＳ電界効果トランジスタの基板
    接続領域との接続のための窓を形成する工程。 （５−ｎ）この窓を通じて導体層に接続する工程。 （５−ｏ）保護膜層をシリコン基板の全面に塗布して導
    線溶接のためのパッドを露出する工程。
  6. （６）（５−ｂ）の工程でキャパシタの形成領域を除外
    した所定の領域に、素子分離用の酸化膜層と素子分離用
    の酸化膜層の下部に第１導電型のチャネルストッパ領域
    を形成し、 （５−ｂ）の工程後にキャパシタの形成領域にキャパシ
    タの下部電極を形成し、 （５−ｃ）の工程で第１及び第２ＭＯＳ電界効果トラン
    ジスタのゲート酸化膜層の形成と同時にキャパシタの下
    部電極上に酸化膜の誘電体層を形成し、（５−ｄ）の工
    程で第１及び第２ＭＯＳ電界効果トランジスタの多結晶
    シリコンによるゲートの形成と同時にキャパシタの誘電
    体層上にキャパシタの上部電極を形成し、 （５−ｍ）の工程で各領域の接続のための窓の形成と同
    時にキャパシタ領域の接続窓を形成し、 （５−ｎ）の工程時にキャパシタの電極の接続窓を通じ
    て導体層に接続し、 （５−ｏ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載の半導体装置の製造方法
    。
  7. （７）（５−ｂ）の工程で抵抗領域の基板接続部位が形
    成される領域を除外した所定の領域に、素子分離用の酸
    化膜層と素子分離用の酸化膜層の下部に第１導電型のチ
    ャネルストッパ領域を形成し、 （５−ｉ）の工程で各素子の領域へのイオン注入と同時
    に抵抗の基板接続領域の下部にイオン注入領域を形成し
    、 （５−ｋ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続領域の形成のために窓を形成すると同時に抵抗
    領域のバッティングコンタクト部位の窓を形成し、 （５−ｌ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続部の形成と同時に抵抗領の高抵抗部位とバッテ
    ィングコンタクト部位と低抵抗部位を形成し、 （５−ｌ）の工程後に抵抗領域のバッティングコンタク
    ト部位と低抵抗部位とに第２導電型のイオン注入をし、 （５−ｍ）の工程で各領域の接続のための窓の形成と同
    時に抵抗領域の接続窓を形成し、 （５−ｎ）の工程時に抵抗領域の接続窓を通じて導体層
    に接続し、 （５−ｏ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載の半導体装置の製造方法
    。
  8. （８）（５−ｂ）の工程でキャパシタの形成領域と抵抗
    領域の基板接続部位が形成される領域を除外した所定の
    領域に、素子分離用の酸化膜層と素子分離用の酸化膜層
    の下部に第１導電型のチャネルストッパ領域を形成し、 （５−ｂ）の工程後にキャパシタの形成領域にキャパシ
    タの下部電極を形成し、 （５−ｃ）の工程で第１及び第２ＭＯＳ電界効果トラン
    ジスタのゲート酸化膜層の形成と同時にキャパシタの下
    部電極上に酸化膜の誘電体層を形成し、（５−ｄ）の工
    程で第１及び第２ＭＯＳ電界効果トランジスタのゲート
    形成と同時にキャパシタの誘電体層上にキャパシタの上
    部電極を形成し、 （５−ｉ）の工程で各素子領域へのイオン注入と同時に
    抵抗の基板接続領域の下部にイオン注入領域を形成し、 （５−ｋ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続領域の形成のために窓を形成すると同時に抵抗
    領域のバッティングコンタクト部の窓を形成し、 （５−ｌ）の工程で第１バイポーラトランジスタのエミ
    ッタ接続部の形成と同時に抵抗領域の高抵抗部位とバッ
    ティングコンタクト部位と低抵抗部位を形成し、 （５−ｌ）の工程後に抵抗領域のバッティングコンタク
    ト部位と低抵抗部位に第２導電型のイオン注入をし、 （５−ｍ）の工程で各領域の接続のための窓の形成と同
    時にキャパシタ領域の接続窓と抵抗領域の接続窓を形成
    し、 （５−ｎ）の工程時にキャパシタ領域の接続窓と抵抗領
    域の接続窓を通じて導体層に接続し、 （５−ｏ）の工程時に保護膜層を塗布して導線溶接のた
    めのパッドを露出すること、 を特徴とする請求項（５）記載の半導体装置の製造方法
    。
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