JPS6123359A - 併合型ｃｍｏｓデバイス - Google Patents
併合型ｃｍｏｓデバイスInfo
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- JPS6123359A JPS6123359A JP60090792A JP9079285A JPS6123359A JP S6123359 A JPS6123359 A JP S6123359A JP 60090792 A JP60090792 A JP 60090792A JP 9079285 A JP9079285 A JP 9079285A JP S6123359 A JPS6123359 A JP S6123359A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は半導体電子装置に関するもので、とくに３次元
ＣＭＯＳデバイスに係わるものである【従来の技術］ 相補型ＭＯ３（ＣＭＯＳ）ロジックは半導体技術におけ
る重要かつ周知のロジックであり、他のＭＯＳ形構成に
較べて、待機電力の消費量が小さいという長所がある。
ＣＭＯＳデバイスに係わるものである【従来の技術］ 相補型ＭＯ３（ＣＭＯＳ）ロジックは半導体技術におけ
る重要かつ周知のロジックであり、他のＭＯＳ形構成に
較べて、待機電力の消費量が小さいという長所がある。
しかしながら、このような利へはロジック単位あたり
の基板面積を犠牲にしてはじめて得られるものであり、
このためデバイスをスタック（積み重ね）構造として基
板面積の節約を図る等、ＣＭＯＳデバイスの集積度を高
めるべく多大の努力が行なわれてきた。
の基板面積を犠牲にしてはじめて得られるものであり、
このためデバイスをスタック（積み重ね）構造として基
板面積の節約を図る等、ＣＭＯＳデバイスの集積度を高
めるべく多大の努力が行なわれてきた。
レーザービームによる最近のポリシリコン再結晶化技術
によって、共通ゲートを用いたスタック構造のＣＭＯＳ
の製作が可能となっている。
によって、共通ゲートを用いたスタック構造のＣＭＯＳ
の製作が可能となっている。
すなわち、基本的な方法では、まず櫟準的なｎチャンネ
ルデバイスにポリシリコンな被着し、このｎチャンネル
デバイスのゲートの近傍にしてかつその上方のポリシリ
コンをレーザービームによって再結晶化させ、しかる後
ポリシリコンに対するドーピングを行なうことにより、
ｎチャンネルデバイスと同じゲートにより制御されるｐ
チャンネルデバイスを形成して、Ｌ記スタ９り構造の０
ＭＯ８が得られるのである。 このような製作方法につ
いては例えば、コリンジ外「スタック構造型トランジス
タＣＭＯＳ （ＳＴ−ＭＯＳ）および０ＭＯ５のために
変更したＮＭＯ３Ｊ （ＩＥＥＥ Ｊｏｕｒｎａｌ
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、第ＳＣニ
ー１７巻、 ２１５−２１９頁、 １９８２年）および
チェン外「スタック構造型ＣＭＯＳ ＳＲＡＭセルＪ
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
’ｔｔｅｒｓ、 ２７２−２７４頁、１９８３年）にそ
の関連の記載がある。
ルデバイスにポリシリコンな被着し、このｎチャンネル
デバイスのゲートの近傍にしてかつその上方のポリシリ
コンをレーザービームによって再結晶化させ、しかる後
ポリシリコンに対するドーピングを行なうことにより、
ｎチャンネルデバイスと同じゲートにより制御されるｐ
チャンネルデバイスを形成して、Ｌ記スタ９り構造の０
ＭＯ８が得られるのである。 このような製作方法につ
いては例えば、コリンジ外「スタック構造型トランジス
タＣＭＯＳ （ＳＴ−ＭＯＳ）および０ＭＯ５のために
変更したＮＭＯ３Ｊ （ＩＥＥＥ Ｊｏｕｒｎａｌ
５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、第ＳＣニ
ー１７巻、 ２１５−２１９頁、 １９８２年）および
チェン外「スタック構造型ＣＭＯＳ ＳＲＡＭセルＪ
（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅ
’ｔｔｅｒｓ、 ２７２−２７４頁、１９８３年）にそ
の関連の記載がある。
［発明が解決しようとする問題ａ］
ヒ述のようなスタック構造型のＣＭＯＳにはラッチアッ
プ現像が生じないという固有の利点がある一方、ポリシ
リコン層上にゲート酸化物層を形成する等、製作工程が
複雑であることやプレーナ構造でない等の問題がある。
プ現像が生じないという固有の利点がある一方、ポリシ
リコン層上にゲート酸化物層を形成する等、製作工程が
複雑であることやプレーナ構造でない等の問題がある。
周知のように、ＭＯＳトランジスタはソースとドレーン
にショットキバリヤジャンクションを用いて製作するこ
とが可能である。 このような手法はバルクＣＭＯ３集
積回路の製造に適用してうｉチアツブを防１トをするの
に用いられているが、この場合、ｐチセンネルおよびｎ
チャンネルデバイスの両者がバルク基板内に形成されて
いるため、基板の節約を図ることはできない、 この点
については１例えばスギノ外「ラッチアップフリー塑シ
Ｗ ”／トキバリャＣＭ ＯＳ Ｊ （ＩＥＥＥ Ｔ
ｒａｎｓ−ａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、 １１０−１１８頁、 １！１１８３
年）にその関連の記載がある。 なお、このスギノのシ
ョットキバリヤＭＯＳデバイスは、まずｎ型シリコンゲ
ート上にゲートを形成した後、プラチナ被着および焼結
処理を行なうことにより珪化プラチナ層を形成して、製
作されるものである。
にショットキバリヤジャンクションを用いて製作するこ
とが可能である。 このような手法はバルクＣＭＯ３集
積回路の製造に適用してうｉチアツブを防１トをするの
に用いられているが、この場合、ｐチセンネルおよびｎ
チャンネルデバイスの両者がバルク基板内に形成されて
いるため、基板の節約を図ることはできない、 この点
については１例えばスギノ外「ラッチアップフリー塑シ
Ｗ ”／トキバリャＣＭ ＯＳ Ｊ （ＩＥＥＥ Ｔ
ｒａｎｓ−ａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、 １１０−１１８頁、 １！１１８３
年）にその関連の記載がある。 なお、このスギノのシ
ョットキバリヤＭＯＳデバイスは、まずｎ型シリコンゲ
ート上にゲートを形成した後、プラチナ被着および焼結
処理を行なうことにより珪化プラチナ層を形成して、製
作されるものである。
［発明の目的ｌ
故に本発明の課題は基板面積の節約を図るとともに、構
造が単純でかつ製作工程が簡単なＣＭＯＳデバイスの製
作を可能とすることにある。
造が単純でかつ製作工程が簡単なＣＭＯＳデバイスの製
作を可能とすることにある。
［問題点を解決しようとするための手段］本発明による
方法並びにデバイスの好ましい実施態様においては、ｐ
チャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイ
スとをｐチャンネルデバイスがｎチャンネルデバイスの
上層となるようにしてＵいに併合させ、該ｐチャンネル
デバイスのソース領域またはドレーン領域が、ｎチャン
ネルデバイスのためのゲートとしてはたらくとともに、
該ｎチャンネルデバイスのソース領域またはドレーン領
域が、ｐチャンネルデバイスのためのゲートとしてはた
らくように構成する。 これらｐチャンネルデバイスお
よびｎチャンネルデバイスはいずれも非自己整合型とし
、またｐチャンネルデバイスはこれを例えばポリシリコ
ンまたはバルクｎチャンネルデバイスを用いて製作し。
方法並びにデバイスの好ましい実施態様においては、ｐ
チャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイ
スとをｐチャンネルデバイスがｎチャンネルデバイスの
上層となるようにしてＵいに併合させ、該ｐチャンネル
デバイスのソース領域またはドレーン領域が、ｎチャン
ネルデバイスのためのゲートとしてはたらくとともに、
該ｎチャンネルデバイスのソース領域またはドレーン領
域が、ｐチャンネルデバイスのためのゲートとしてはた
らくように構成する。 これらｐチャンネルデバイスお
よびｎチャンネルデバイスはいずれも非自己整合型とし
、またｐチャンネルデバイスはこれを例えばポリシリコ
ンまたはバルクｎチャンネルデバイスを用いて製作し。
必要に応じてシリサイド層のソース／ドレーン接りを設
ける。 このｐチャンネルデバイスは、チタンその他
のｌ１Ｉ）ｌ熱性金属材料をポリシリコン層に被着した
後、焼結処理を行なってソースおよびドレーン領域とし
ての珪化物層を形成することにより得られるショットキ
バリヤソース／ドレーンＭＯＳデバイスとして構成する
ことも可能である。
ける。 このｐチャンネルデバイスは、チタンその他
のｌ１Ｉ）ｌ熱性金属材料をポリシリコン層に被着した
後、焼結処理を行なってソースおよびドレーン領域とし
ての珪化物層を形成することにより得られるショットキ
バリヤソース／ドレーンＭＯＳデバイスとして構成する
ことも可能である。
あるいはまた、前記ポリシリコン層のうちｎチャンネル
デバイスのゲートとしてはたらく個所にドーピングを行
なってｎ十型とし、このｎ中型部分の−Ｌ面をシリサイ
ド化させることによりｐ＋ポリシリコン層と結合させる
ようにしてもよい。
デバイスのゲートとしてはたらく個所にドーピングを行
なってｎ十型とし、このｎ中型部分の−Ｌ面をシリサイ
ド化させることによりｐ＋ポリシリコン層と結合させる
ようにしてもよい。
また勿論」−記のような構成の組み合せは、ｎチャンネ
ルデバイスがｐチャンネルデバイスの上方となるように
して併合させてもよ〈、さらに動作モードはこれをエン
ハンスメントモードとしてもあるいはディプリーション
モードとすることもでき、また反転誘起導電型としても
蓄積誘起導電型としてもよく、非シリコン系の半導体材
料を用いることも可能である。 また本発明による併
合型ＣＭＯＳデバイスはプレーナ構造であるとともに。
ルデバイスがｐチャンネルデバイスの上方となるように
して併合させてもよ〈、さらに動作モードはこれをエン
ハンスメントモードとしてもあるいはディプリーション
モードとすることもでき、また反転誘起導電型としても
蓄積誘起導電型としてもよく、非シリコン系の半導体材
料を用いることも可能である。 また本発明による併
合型ＣＭＯＳデバイスはプレーナ構造であるとともに。
上部デバイスに対しては容易に固相エピタキシャル成長
に適用可能なものである。 さらにまた。
に適用可能なものである。 さらにまた。
このような併合型デバイスを２個組み合せることにより
、ＣＭＯＳラッチを構成することも可能である。 かく
て本発明は基板面積の節約を図るとともに、構造が単純
でかつ製作工程が簡単なＣＭＯＳデバイスの製作を可能
とするものである。
、ＣＭＯＳラッチを構成することも可能である。 かく
て本発明は基板面積の節約を図るとともに、構造が単純
でかつ製作工程が簡単なＣＭＯＳデバイスの製作を可能
とするものである。
【実施例１
以下大発明の好ましい実施例についての理解を助けるた
め０図面を参照して標準的な０ＭＯ５う・ソチにつき説
明する。 第１図に示すように。
め０図面を参照して標準的な０ＭＯ５う・ソチにつき説
明する。 第１図に示すように。
標準的なＣＭＯＳラー、チは、基本的には並列に配置さ
れた２個のｎチャンネルデバイス１１．１３からなり、
それぞれが負荷としてのｐチャンネルデバイスを有する
。 すなわち大側ではｎチャンネルデバイス１１の負荷
としてはｐチャンネルデバイス１５が、またｎチャンネ
ルデバイス１３の負荷としてはｐチャンネルデバイス１
７が、それぞれ設けである。 デバイス１１．１５の共
通ドレーンはデバイス１３、１７の共通ゲートに結合さ
れ、同様にデバイス１３、１？の共通ドレーンはデバイ
ス１１．１５の共通ゲートに結合され、かくしてラッチ
動作が行なわれる。
れた２個のｎチャンネルデバイス１１．１３からなり、
それぞれが負荷としてのｐチャンネルデバイスを有する
。 すなわち大側ではｎチャンネルデバイス１１の負荷
としてはｐチャンネルデバイス１５が、またｎチャンネ
ルデバイス１３の負荷としてはｐチャンネルデバイス１
７が、それぞれ設けである。 デバイス１１．１５の共
通ドレーンはデバイス１３、１７の共通ゲートに結合さ
れ、同様にデバイス１３、１？の共通ドレーンはデバイ
ス１１．１５の共通ゲートに結合され、かくしてラッチ
動作が行なわれる。
第２図は上記ｐチャンネルデバイス１５とｎチャンネル
デバイス１３間の接続関係を分離して示すもので、−上
記ｐチャンネルデバイス１７とｎチャンネルデバイス１
１間にも同様の接続関係があることは言うまでもない、
第２図において、ｐチャンネルデバイス１５のゲート
１３はｎチャンネルデバイス１３のドレーン２１と接続
され、ｎチャンネルデバイス１３のゲート２３はｐチャ
ンネルデバイス１５のドレーン２５と接続されている。
デバイス１３間の接続関係を分離して示すもので、−上
記ｐチャンネルデバイス１７とｎチャンネルデバイス１
１間にも同様の接続関係があることは言うまでもない、
第２図において、ｐチャンネルデバイス１５のゲート
１３はｎチャンネルデバイス１３のドレーン２１と接続
され、ｎチャンネルデバイス１３のゲート２３はｐチャ
ンネルデバイス１５のドレーン２５と接続されている。
本発明による方法および装置は、上記のように対称型
の接続構成の利改を効果的に活用しようというもので、
以下その実施例につき説明する。
の接続構成の利改を効果的に活用しようというもので、
以下その実施例につき説明する。
第３図は未発明によるＣＭＯＳデバイス製作方法の第１
の好ましい実施態様を示すもので、まず始めにｐ型シリ
コン甚板３１にフィールド酸化物層３７を形成する工程
から開始する。（第３図ａ）、 ついでこのｐ型シリコ
ン基板３１にパターン形成およびヒ素の注入を行なって
下層のｎチャンネルデバイスのソースおよびドレーン領
域を形成する。 この場合ｎチャンネルデバイスは自
己整合型ではないものとする。 かくて形成されたｎ型
ソース領域を３３で、またｎ型ドレーン領域を３５で、
それぞれ第３図すに示す、 さらに第３図Ｃに示すよう
に、シリコン層Ｉ−にゲート酸化物層を成長させる。
この場合、該酸化物層はｎ÷型にドープされたソース
領域３３およびドレーン領域３５上では他の部位よりも
厚く形成されるため、基板３１１−では符号３８で、ド
レーン領域３５上では符号４１で、それぞれ別々に示し
である。 次にこの酸化物層３１３．４１にポリシリコ
ン層４３を被着した後、適切なドーピングを行なって所
墾の特性を得る。 すなわち９例えばｎｙＢ不純物を用
いて反転層を形成させることによりｐチャンネルを得た
り、ｐ型不純物を用いて蓄積層を形成させることにより
ｐチャンネルを得たり、あるいは真性物質を用いて反転
層または蓄積層を形成させる等とする。 ｐチャンネ
ルは第３図ｄにあるように、パターン化酸化物層４５に
よって画定されるものであり、最後にチタンその他任意
の耐熱性金属を被着して焼結することにより、酸化物層
４５により保護された部分以外の領域にポリシリコン４
３によるシリサイド層を形成した後、金属を除去するこ
とによって第３図ｅに示すような完成した併合型デバイ
スを得る、 なお第３図ｅでは、上部ｐチャンネルデバ
イスのソース領域を形成するシリサイド層部分を符号４
７で、ｐチャンネル領域４５を形成する非珪化ボリシリ
コン層部分を符号４９で、またドレーン領域を形成する
シリサイド層部分を５１で、それぞれ示しである。 こ
の第３図ｅから明らかなように。
の好ましい実施態様を示すもので、まず始めにｐ型シリ
コン甚板３１にフィールド酸化物層３７を形成する工程
から開始する。（第３図ａ）、 ついでこのｐ型シリコ
ン基板３１にパターン形成およびヒ素の注入を行なって
下層のｎチャンネルデバイスのソースおよびドレーン領
域を形成する。 この場合ｎチャンネルデバイスは自
己整合型ではないものとする。 かくて形成されたｎ型
ソース領域を３３で、またｎ型ドレーン領域を３５で、
それぞれ第３図すに示す、 さらに第３図Ｃに示すよう
に、シリコン層Ｉ−にゲート酸化物層を成長させる。
この場合、該酸化物層はｎ÷型にドープされたソース
領域３３およびドレーン領域３５上では他の部位よりも
厚く形成されるため、基板３１１−では符号３８で、ド
レーン領域３５上では符号４１で、それぞれ別々に示し
である。 次にこの酸化物層３１３．４１にポリシリコ
ン層４３を被着した後、適切なドーピングを行なって所
墾の特性を得る。 すなわち９例えばｎｙＢ不純物を用
いて反転層を形成させることによりｐチャンネルを得た
り、ｐ型不純物を用いて蓄積層を形成させることにより
ｐチャンネルを得たり、あるいは真性物質を用いて反転
層または蓄積層を形成させる等とする。 ｐチャンネ
ルは第３図ｄにあるように、パターン化酸化物層４５に
よって画定されるものであり、最後にチタンその他任意
の耐熱性金属を被着して焼結することにより、酸化物層
４５により保護された部分以外の領域にポリシリコン４
３によるシリサイド層を形成した後、金属を除去するこ
とによって第３図ｅに示すような完成した併合型デバイ
スを得る、 なお第３図ｅでは、上部ｐチャンネルデバ
イスのソース領域を形成するシリサイド層部分を符号４
７で、ｐチャンネル領域４５を形成する非珪化ボリシリ
コン層部分を符号４９で、またドレーン領域を形成する
シリサイド層部分を５１で、それぞれ示しである。 こ
の第３図ｅから明らかなように。
」二部ｐチャンネルデバイスのドレーン領域５１はゲー
ト酸化物層３９上方で下部ｎチャンネルデバイスのため
のゲートを形成し、また下部ｎチャンネルデバイスのド
レーン領域３５はゲート酸化物層４１下方で上Ｎｐチャ
ンネルデバイスのためのゲートを形成する。
ト酸化物層３９上方で下部ｎチャンネルデバイスのため
のゲートを形成し、また下部ｎチャンネルデバイスのド
レーン領域３５はゲート酸化物層４１下方で上Ｎｐチャ
ンネルデバイスのためのゲートを形成する。
なお、Ｉ−、記構造において、ｐチャンネルデバイスも
ｎチャンネルデバイスも自己整合型とはしないが、ゲー
ト酸化物層はすべてポリシリコン層上でなくバルクシリ
コン基板上で成長されるものである。
ｎチャンネルデバイスも自己整合型とはしないが、ゲー
ト酸化物層はすべてポリシリコン層上でなくバルクシリ
コン基板上で成長されるものである。
第３図ｆは、酸化物層に開口部５３を設けてこの開口部
により、ラッチの両側における上層たるｐチャンネルデ
バイスと下層たるｎチャンネルデバイスを写いに連結さ
せるようにした構成を示す、 なお符号５５はアイソレ
ーション用フィールド酸化物層である。
により、ラッチの両側における上層たるｐチャンネルデ
バイスと下層たるｎチャンネルデバイスを写いに連結さ
せるようにした構成を示す、 なお符号５５はアイソレ
ーション用フィールド酸化物層である。
第４図は本発明の第２の実施態様を示すもので、」−述
の態様とは上部ｐチャンネルデバイスの形成工程を異に
するものである。 まず第４図ａに示すように、この上
部ｐチャンネルデバイスのソースおよびドレーン領域は
シリサイド化せずにドープするようにしてもよい、 ま
た特にポリシリコン層４３（第３図ｄ）は基板３１の結
晶との界面の存在する開口部５３から開始する固相エピ
タキシ成長により再結晶化を行なわせてもよい、 本例
の併合壓構造はポリシリコン層４３が比較的プレーナ形
状であるために、エピタキシ成長が垂直方向の障害物を
越えて進行する必要がないので、とくに固相エピタキシ
成長に適したものである。 上記のようにポリシリコフ
層４３の再結晶化を行なった後（このポリシリコン層４
３の再結晶化はレーザ等ビーム法を用いて行なってもよ
い）、更に酸化物層４５のパターン形成およびこれに引
き続くポリシリコン層４３のドーピングによりｐチャン
ネル領域４９を形成して、前述の実施態様におけるよう
にシリサイド化を行なうことなく、ｐ十型ソースおよび
ドレーン領域４７ 、４９を形成する。 ただし。
の態様とは上部ｐチャンネルデバイスの形成工程を異に
するものである。 まず第４図ａに示すように、この上
部ｐチャンネルデバイスのソースおよびドレーン領域は
シリサイド化せずにドープするようにしてもよい、 ま
た特にポリシリコン層４３（第３図ｄ）は基板３１の結
晶との界面の存在する開口部５３から開始する固相エピ
タキシ成長により再結晶化を行なわせてもよい、 本例
の併合壓構造はポリシリコン層４３が比較的プレーナ形
状であるために、エピタキシ成長が垂直方向の障害物を
越えて進行する必要がないので、とくに固相エピタキシ
成長に適したものである。 上記のようにポリシリコフ
層４３の再結晶化を行なった後（このポリシリコン層４
３の再結晶化はレーザ等ビーム法を用いて行なってもよ
い）、更に酸化物層４５のパターン形成およびこれに引
き続くポリシリコン層４３のドーピングによりｐチャン
ネル領域４９を形成して、前述の実施態様におけるよう
にシリサイド化を行なうことなく、ｐ十型ソースおよび
ドレーン領域４７ 、４９を形成する。 ただし。
最後にこれらｐ十型ソースおよびドレーン領域を部分的
にシリサイド化させることにより、抵抗値の低下を図っ
てもよい、 このようにして得られた構造が第４図ａで
、ソースおよびドレーン領域４７．５１上のシリサイド
層を５５で示す。
にシリサイド化させることにより、抵抗値の低下を図っ
てもよい、 このようにして得られた構造が第４図ａで
、ソースおよびドレーン領域４７．５１上のシリサイド
層を５５で示す。
第４図すは上記第４図ａで説明した実施態様の変形例を
示すものであり、大側ではさらに不純物領域５２を設け
たものである。 この不純物領域５２はｎ十型にドー
プされ、第４図ａの構造ではｐ中型のドレーン領域５１
の一部であったものである。 このようなｎ◆型ドーピ
ングに変えたことにより、該領域５２が下部ｎチャンネ
ルデバイスのためのゲートとなるため、このｎチャンネ
ルデバイスの動作特性の向上を図ることができる。 な
おト記ｐ十型のドレーン領域５１はシリサイド層５５に
よりｎ中型領域５２と連結されるため、領域５１゜５２
間の接、台面により電疏の流れがストップされることは
ない、 この第４図すに示す構造の寸法は典型的には例
えば次のごとくである。 すなわち、ｐチャンネル領域
４８の長さは２ミクロン、ｐ＋型ドレーン領域の長さは
１ミクロン、酸化物層４５の厚さは１０００オングスト
ローム、シリサイド層５５の厚Ｘは１０００オングスト
ローム、不純物注入ポリシリコン層領域４７．５１．５
２の厚さは３０００オングストローム、ゲート酸化物層
４１の厚さは５００オングストローム、ゲートａ化物層
３９の厚さは２５０オングストローム、ゲート酸化物層
３８直下のｎチャンネル領域４０の長さは２ミクロン、
ソース領域３３およびドレーン領域３５の厚さは４００
０オングストローム、またフィールド酸化物層３７の厚
さは８５００オングストローム等とする二とができる。
示すものであり、大側ではさらに不純物領域５２を設け
たものである。 この不純物領域５２はｎ十型にドー
プされ、第４図ａの構造ではｐ中型のドレーン領域５１
の一部であったものである。 このようなｎ◆型ドーピ
ングに変えたことにより、該領域５２が下部ｎチャンネ
ルデバイスのためのゲートとなるため、このｎチャンネ
ルデバイスの動作特性の向上を図ることができる。 な
おト記ｐ十型のドレーン領域５１はシリサイド層５５に
よりｎ中型領域５２と連結されるため、領域５１゜５２
間の接、台面により電疏の流れがストップされることは
ない、 この第４図すに示す構造の寸法は典型的には例
えば次のごとくである。 すなわち、ｐチャンネル領域
４８の長さは２ミクロン、ｐ＋型ドレーン領域の長さは
１ミクロン、酸化物層４５の厚さは１０００オングスト
ローム、シリサイド層５５の厚Ｘは１０００オングスト
ローム、不純物注入ポリシリコン層領域４７．５１．５
２の厚さは３０００オングストローム、ゲート酸化物層
４１の厚さは５００オングストローム、ゲートａ化物層
３９の厚さは２５０オングストローム、ゲート酸化物層
３８直下のｎチャンネル領域４０の長さは２ミクロン、
ソース領域３３およびドレーン領域３５の厚さは４００
０オングストローム、またフィールド酸化物層３７の厚
さは８５００オングストローム等とする二とができる。
次に第５図を参照して、」二連のような好ましい実施例
による併合型デバイスを一対組み合せて、第１図に示す
ようなラッチを簡単かつコンパクトに構成する方法につ
き説明する。 第５図において、＃に左側に示すパター
ンは下部ｎチャンネルデバイスを形成するｎ十拡散層を
示し、また右側に示すパターンは上部ｐチャンネルデバ
イスを形成する珪化チタン層を示す、 なおこの第５図
に示すパターンの各領域は、第１図のデバイスの各領域
に対応する符号を付しである。 かくてデバイス１１は
ソース領域６１と、ドレーン領域８３と。
による併合型デバイスを一対組み合せて、第１図に示す
ようなラッチを簡単かつコンパクトに構成する方法につ
き説明する。 第５図において、＃に左側に示すパター
ンは下部ｎチャンネルデバイスを形成するｎ十拡散層を
示し、また右側に示すパターンは上部ｐチャンネルデバ
イスを形成する珪化チタン層を示す、 なおこの第５図
に示すパターンの各領域は、第１図のデバイスの各領域
に対応する符号を付しである。 かくてデバイス１１は
ソース領域６１と、ドレーン領域８３と。
ゲート８５および符号８７で示すチャンネル領域とから
なり、デバイス１３はソース領域６８と、ドレーン領域
２１と、チャンネル領域７１上のゲート２３とからなり
、デバイス１７はソース領域７３と、ドレーン領域７５
と、ゲート７７と、ｐチャンネル領域７８とからなり、
デバイス１５はソース領域８１と、ドレーン領域２５と
、ゲート１８と、ｐチャンネル領域８３とからなる。
デバイス１５．１１のドレーン領域間の接続は、第３図
ｆに関連して前記した酸化物層の開口部５３を介して拡
散層と珪化チタン層との間の垂直接続部８５により行な
われ、また同様に、デバイス１３と１７のドレーン領域
間の接続は垂直接続部８７により行なわれている。 他
方、デバイス１１と１５のドレーン領域およびデバイス
１３．１７のゲート間の交差接続８８は、一部は垂直接
続部８５を介して、また一部は第５図に示す左側パター
ンの左上四半部の拡散領域を介して接続され、同様に、
デバイス１３と１７のドレーン領域およびデバイス１１
．１５のグー４間の接続８１は、一部は垂直接続部８７
を介して、また一部は第５図に示す左側パターンの右上
四半部の拡散領域を介して接続されているものである。
なり、デバイス１３はソース領域６８と、ドレーン領域
２１と、チャンネル領域７１上のゲート２３とからなり
、デバイス１７はソース領域７３と、ドレーン領域７５
と、ゲート７７と、ｐチャンネル領域７８とからなり、
デバイス１５はソース領域８１と、ドレーン領域２５と
、ゲート１８と、ｐチャンネル領域８３とからなる。
デバイス１５．１１のドレーン領域間の接続は、第３図
ｆに関連して前記した酸化物層の開口部５３を介して拡
散層と珪化チタン層との間の垂直接続部８５により行な
われ、また同様に、デバイス１３と１７のドレーン領域
間の接続は垂直接続部８７により行なわれている。 他
方、デバイス１１と１５のドレーン領域およびデバイス
１３．１７のゲート間の交差接続８８は、一部は垂直接
続部８５を介して、また一部は第５図に示す左側パター
ンの左上四半部の拡散領域を介して接続され、同様に、
デバイス１３と１７のドレーン領域およびデバイス１１
．１５のグー４間の接続８１は、一部は垂直接続部８７
を介して、また一部は第５図に示す左側パターンの右上
四半部の拡散領域を介して接続されているものである。
以上未発明の実施例につき各種説明してきたが６本発明
による方法および装置はこれら実施例に限定されるもの
でなく９例えばドーピングを行なうレベルはこれをいろ
いろに変更したり、ｎチャンネルデバイスがｐチャンネ
ルデバイスの上方となるようにしたり、さらに動作モー
ドはこれをエンハンスメントモードとしてもあるいはデ
ィプリーションモードとすることもでき、また反転誘起
導電型としても蓄積誘起伝導型としてもよく。
による方法および装置はこれら実施例に限定されるもの
でなく９例えばドーピングを行なうレベルはこれをいろ
いろに変更したり、ｎチャンネルデバイスがｐチャンネ
ルデバイスの上方となるようにしたり、さらに動作モー
ドはこれをエンハンスメントモードとしてもあるいはデ
ィプリーションモードとすることもでき、また反転誘起
導電型としても蓄積誘起伝導型としてもよく。
非シリコン系の半導体材料を用いることも可能である。
［発明の効果１
以上に述べたように、未発明による併合型ＣＭＯＳデバ
イスは第１のソースおよびドレーン領域とこれらの旬域
間に第１のチャンネル領域を有する基板と、前記第１の
領域および前記第１のドレーン領域の少なくとも一部を
被覆する絶縁層と、第２のソースおよびドレーン領域と
これらの領域間に第２のチャンネル領域を有する第２の
層とからなり、前記絶縁層の少なくとも一部を前記第２
の層により被覆するとともに、前記第２のチャンネル領
域が前記第１のドレーン領域の少なくとも一部と相対し
かつ前記第２のドレーン領域の一部が前記第１のチャン
ネル領域と相対するように前記第２の層を配置し、前記
第１のソース、ドレーンおよびチャンネル領域により前
記第２のドレーン領域をゲートとする第１のＭＯＳデバ
イスを形成し、さらに前記第２のソース、ドレーンおよ
びチャンネル領域により前記第１のドレーン領域をゲー
トとする第２のＭＯＳデバイスを形成してなるもので、
基板面積の節約を図るとともに、構造が単純〒かつ製作
工程が簡単なＣＭＯＳデバイスの製作が可能となるとい
う効果がある。
イスは第１のソースおよびドレーン領域とこれらの旬域
間に第１のチャンネル領域を有する基板と、前記第１の
領域および前記第１のドレーン領域の少なくとも一部を
被覆する絶縁層と、第２のソースおよびドレーン領域と
これらの領域間に第２のチャンネル領域を有する第２の
層とからなり、前記絶縁層の少なくとも一部を前記第２
の層により被覆するとともに、前記第２のチャンネル領
域が前記第１のドレーン領域の少なくとも一部と相対し
かつ前記第２のドレーン領域の一部が前記第１のチャン
ネル領域と相対するように前記第２の層を配置し、前記
第１のソース、ドレーンおよびチャンネル領域により前
記第２のドレーン領域をゲートとする第１のＭＯＳデバ
イスを形成し、さらに前記第２のソース、ドレーンおよ
びチャンネル領域により前記第１のドレーン領域をゲー
トとする第２のＭＯＳデバイスを形成してなるもので、
基板面積の節約を図るとともに、構造が単純〒かつ製作
工程が簡単なＣＭＯＳデバイスの製作が可能となるとい
う効果がある。
第１図は標準的なＣＭＯＳラッチを示す回路図、第２図
は第１図に示すＣＭＯＳラッチにおけるゲートおよびド
レーン間の接続関係を示す結線図、第３図は本発明によ
る方法の第１の実施態様を示す断面図、第４図は本発明
による方法の第２の実施態様を示す断面図、第５図は本
発明によるＣＭＯＳを組み合せてＣＭＯＳラッチを構成
した場合の実施例を示す図である。 ３１、、、ｐ型シリコン基板。 ３３、、、下ａｎチャンネルデバイスのソース領域。 ３５、、、下部ｎチャンネルデバイスのドレーンｉ域（
）＠ｐチャンネルデバイス のゲート）。 ３Ｌ ４１． 、 、ゲート酸化物層。 ４３・・・ポリシリコン層。 ４９、、、ｐチャンネル領域。 ４７、、、上Ｎｐチャンネルデバイスのソース領域。 ５１、、、上部ｐチャンネルデバイスのドレーン領域（
下部ｎチャンネルデバイス のゲート）。 出願人 テキサスインスツルメンツＯインコーポ
レイテッド Ｆｔ’ｇＪσ Ｆｔ’ｇ、 ＪＣ Ｆｉｇ、３ｂ Ｆｔり、ＪＣ Ｆｔり３ｄ Ｆｔ’ｇ、３ｆ Ｆ／’ｇ、 ４σ Ｆｔ’ｇ、４ｂ 手続補正書（方式） ｌ 事件の表示 特願昭６０−９０７９２号 ２ 発明の名称 併合型ＣＭＯＳデバイス ３ 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０ 住 所 東京都渋谷区道玄坂１丁目２０番２号５ 補正
命令の日付 昭和６０年７月１０日（昭和６０年７月
３０日発送） ６ 補正により増加する発明の数 ０７ 補正の対
象 明細書の「発明の詳細な説明」の欄、「図面
の簡単な説明」の欄及び図面（企図）７−１． 発明の
詳細な説明の欄を以下のように補正する。 （１）第１５頁７行目 「第３図」を［第３ａ図、〜第３ｆ図に補正する。 （２）第１８頁１行目 「第４図」を「第４ａ図〜第４ｂ図」に補正する。 ７−２． 図面の簡単な説明の欄を以下のように補正す
る。 （１）第２４頁第６目 「第３図」を［第３ａ図、第３ｂ図、第３ｃ図、第３ｄ
図、第３ｅ図、第３ｆ図」に補正する。 （２）第２４頁第６行目 「第４図」を［第４ａ図、第４ｂ図］に補正する。
は第１図に示すＣＭＯＳラッチにおけるゲートおよびド
レーン間の接続関係を示す結線図、第３図は本発明によ
る方法の第１の実施態様を示す断面図、第４図は本発明
による方法の第２の実施態様を示す断面図、第５図は本
発明によるＣＭＯＳを組み合せてＣＭＯＳラッチを構成
した場合の実施例を示す図である。 ３１、、、ｐ型シリコン基板。 ３３、、、下ａｎチャンネルデバイスのソース領域。 ３５、、、下部ｎチャンネルデバイスのドレーンｉ域（
）＠ｐチャンネルデバイス のゲート）。 ３Ｌ ４１． 、 、ゲート酸化物層。 ４３・・・ポリシリコン層。 ４９、、、ｐチャンネル領域。 ４７、、、上Ｎｐチャンネルデバイスのソース領域。 ５１、、、上部ｐチャンネルデバイスのドレーン領域（
下部ｎチャンネルデバイス のゲート）。 出願人 テキサスインスツルメンツＯインコーポ
レイテッド Ｆｔ’ｇＪσ Ｆｔ’ｇ、 ＪＣ Ｆｉｇ、３ｂ Ｆｔり、ＪＣ Ｆｔり３ｄ Ｆｔ’ｇ、３ｆ Ｆ／’ｇ、 ４σ Ｆｔ’ｇ、４ｂ 手続補正書（方式） ｌ 事件の表示 特願昭６０−９０７９２号 ２ 発明の名称 併合型ＣＭＯＳデバイス ３ 補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州、ダラス ノースセ
ントラル エクスプレスウェイ １３５００４代理人〒
１５０ 住 所 東京都渋谷区道玄坂１丁目２０番２号５ 補正
命令の日付 昭和６０年７月１０日（昭和６０年７月
３０日発送） ６ 補正により増加する発明の数 ０７ 補正の対
象 明細書の「発明の詳細な説明」の欄、「図面
の簡単な説明」の欄及び図面（企図）７−１． 発明の
詳細な説明の欄を以下のように補正する。 （１）第１５頁７行目 「第３図」を［第３ａ図、〜第３ｆ図に補正する。 （２）第１８頁１行目 「第４図」を「第４ａ図〜第４ｂ図」に補正する。 ７−２． 図面の簡単な説明の欄を以下のように補正す
る。 （１）第２４頁第６目 「第３図」を［第３ａ図、第３ｂ図、第３ｃ図、第３ｄ
図、第３ｅ図、第３ｆ図」に補正する。 （２）第２４頁第６行目 「第４図」を［第４ａ図、第４ｂ図］に補正する。
Claims (16)
- （１）（ａ）第１のソースおよびドレーン領域とこれら
の領域間に第１のチャンネル領域を有する基板と、 （ｂ）前記第１の領域および前記第１のドレーン領域の
少なくとも一部を被覆する絶縁層と、 （ｃ）第２のソースおよびドレーン領域とこれらの領域
間に第２のチャンネル領域を有する第２の層とからなり
、前記絶縁層の少なくとも一部を前記第２の層により被
覆するとともに、前記第２のチャンネル領域が前記第１
のドレーン領域の少なくとも一部と相対しかつ前記第２
のドレーン領域の一部が前記第１のチャンネル領域と相
対するように前記第２の層を配置し、 （ｄ）前記第１のソース、ドレーンおよびチャンネル領
域により前記第２のドレーン領域をゲートとする第１の
ＭＯＳデバイスを形成し、さらに前記第２のソース、ド
レーンおよびチャンネル領域により前記第１のドレーン
領域をゲートとする第２のＭＯＳデバイスを形成してな
ることを特徴とする併合型ＣＭＯＳデバイス。 - （２）（ａ）前記第１のＭＯＳデバイスをｎチャンネル
デバイスとし、かつ （ｂ）前記第２のＭＯＳデバイスをｐチャンネルデバイ
スとしてなる特許請求の範囲第１項に記載の併合型ＣＭ
ＯＳデバイス。 - （３）（ａ）前記第１のＭＯＳデバイスをｐチャンネル
デバイスとし、かつ （ｂ）前記第２のＭＯＳデバイスをｎチャンネルデバイ
スとしてなる特許請求の範囲第１項に記載の併合型ＣＭ
ＯＳデバイス。 - （４）（ａ）前記第２の層を略々平面状としてなる特許
請求の範囲第１項に記載の併合型ＣＭＯＳデバイス。 - （５）（ａ）前記第２のソースおよびドレーン領域はこ
れを不純物注入半導体材料により形成してなる特許請求
の範囲第１項に記載の併合型ＣＭＯＳデバイス。 - （６）（ａ）さらに前記第２のソースおよびドレーン領
域内にシリサイド領域を介在させてなる特許請求の範囲
第５項に記載の併合型ＣＭＯＳデバイス。 - （７）（ａ）前記第２のドレーン領域のドーピングによ
り前記第２のチャンネル領域と前記第１のチャンネル領
域と相対する前記第２のドレーン領域の一部の間で伝導
型を反転させるとともに、 （ｂ）相異なる伝導型の不純物導入によって、前記シリ
サイド領域により前記第２のドレーン領域の複数の部分
を互いに結合させてなる特許請求の範囲第６項に記載の
併合型ＣＭＯＳデバイス。 - （８）（ａ）前記第２のソースおよびドレーン領域はこ
れをシリサイドにより形成してなる特許請求の範囲第１
項に記載の併合型ＣＭＯＳデバイス。 - （９）（ａ）前記第２の層はこれを固相エピタキシャル
成長に起因する特徴を有する材料により形成してなる特
許請求の範囲第１項に記載の併合型ＣＭＯＳデバイス。 - （１０）（ａ）第１のソースおよびドレーン領域とこれ
らの領域間に第１のチャンネル領域を有する基板と、 （ｂ）前記第１の領域および前記第１のドレーン領域の
少なくとも一部を被覆する絶縁層と、 （ｃ）第２のソースおよびドレーン領域とこれらの領域
間に第２のチャンネル領域を有する第２の層とからなり
、前記絶縁層の少なくとも一部を前記第２の層により被
覆するとともに、前記第２のチャンネル領域が前記第１
のソース領域の少なくとも一部と相対しかつ前記第２の
ソース領域の一部が前記第１のチャンネル領域と相対す
るように前記第２の層を配置し、 （ｄ）前記第１のソース、ドレーンおよびチャンネル領
域により前記第２のソース領域をゲートとする第１のＭ
ＯＳデバイスを形成し、さらに前記第２のソース、ドレ
ーンおよびチャンネル領域により前記第１のソース領域
をゲートとする第２のＭＯＳデバイスを形成してなるこ
とを特徴とする併合型ＣＭＯＳデバイス。 - （１１）（ａ）第１のソースおよびドレーン領域とこれ
らの領域間に第１のチャンネル領域を有するとともに、
第２のソースおよびドレーン領域とこれらの領域間に第
２のチャンネル領域を有し、前記第１および第２のソー
ス領域を第１の電源端子と連結させてなる基板と、 （ｂ）前記第１および第２のチャンネル領域と前記第１
および第２のドレーン領域の各々の一部を被覆する絶縁
層と、 （ｃ）第３のソースおよびドレーン領域とこれらの領域
間に第３のチャンネル領域を有するとともに、第４のソ
ースおよびドレーン領域とこれらの領域間に第４のチャ
ンネル領域を有し、前記第３および第４のソース領域を
第２の電源端子と連結させてなる第２の層とからなり、 （ｄ）前記絶縁層の少なくとも一部を前記第２の層によ
り被覆するとともに、前記第３のチャンネル領域が前記
第２のドレーン領域の少なくとも一部と相対し、前記第
４のチャンネル領域が前記第１のドレーン領域の少なく
とも一部と相対し、かつ前記第４のドレーン領域の一部
が前記第１のチャンネル領域と相対するように前記第２
の層を配置し、さらに前記第１のドレーン領域を前記第
３のドレーン領域と結合させ、また前記第２のドレーン
領域を前記第４のドレーン領域と結合させ、 （ｅ）前記第１のソース、ドレーンおよびチャンネル領
域により前記第４のドレーン領域をゲートとする第１の
ＭＯＳデバイスを形成し、前記第２のソース、ドレーン
およびチャンネル領域により前記第３のドレーン領域を
ゲートとする第１のＭＯＳデバイスを形成し、前記第３
のソース、ドレーンおよびチャンネル領域により前記第
２のドレーン領域をゲートとする第１のＭＯＳデバイス
を形成し、さらに前記第４のソース、ドレーンおよびチ
ャンネル領域により前記第１のドレーン領域をゲートと
する第２のＭＯＳデバイスを形成してなることを特徴と
する併合型ＣＭＯＳラッチ。 - （１２）（ａ）前記第１のＭＯＳデバイスおよび前記第
２のＭＯＳデバイスはこれをｎチャンネルデバイスとし
、かつ （ｂ）前記第３のＭＯＳデバイスおよび前記第４のＭＯ
Ｓデバイスはこれをｐチャンネルデバイスとしてなる特
許請求の範囲第１１項に記載の併合型ＣＭＯＳラッチ。 - （１３）（ａ）前記第２の層を略々平面状としてなる特
許請求の範囲第１１項に記載の併合型ＣＭＯＳラッチ。 - （１４）（ａ）前記第３のソースおよびドレーン領域な
らびに前記第４のソースおよびドレーン領域はこれを不
純物注入半導体材料により形成してなる特許請求の範囲
第１１項に記載の併合型ＣＭＯＳラッチ。 - （１５）（ａ）さらに前記第２および第４のソースおよ
びドレーン領域内にシリサイド領域を介在させてなる特
許請求の範囲第１４項に記載の併合型ＣＭＯＳラッチ。 - （１６）（ａ）前記第３および第４のドレーン領域のド
ーピングにより前記第２のチャンネル領域と前記第１の
チャンネル領域とそれぞれ相対する前記第３および第４
のドレーン領域の一部の間で伝導型を反転させるととも
に、 （ｂ）相異なる伝導型の不純物導入により、前記シリサ
イド領域により前記第３および第４のドレーン領域の複
数の部分をそれぞれ互いに結合させてなる特許請求の範
囲第１５項に記載の併合型ＣＭＯＳラッチ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US60480684A | 1984-04-27 | 1984-04-27 | |
| US604806 | 1984-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123359A true JPS6123359A (ja) | 1986-01-31 |
Family
ID=24421132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090792A Pending JPS6123359A (ja) | 1984-04-27 | 1985-04-26 | 併合型ｃｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101772A (ja) * | 1988-10-11 | 1990-04-13 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 |
-
1985
- 1985-04-26 JP JP60090792A patent/JPS6123359A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503787A (ja) * | 1973-05-16 | 1975-01-16 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101772A (ja) * | 1988-10-11 | 1990-04-13 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
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