JPH07114258B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07114258B2 JPH07114258B2 JP23750789A JP23750789A JPH07114258B2 JP H07114258 B2 JPH07114258 B2 JP H07114258B2 JP 23750789 A JP23750789 A JP 23750789A JP 23750789 A JP23750789 A JP 23750789A JP H07114258 B2 JPH07114258 B2 JP H07114258B2
- Authority
- JP
- Japan
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- cell
- wiring
- word line
- basic
- metal wiring
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は多層配線構造を用いた半導体メモリに関する。
（従来の技術） 従来、例えばASIC（Application Specific Integrated
Circuit）分野で、可変ビットタイプのメモリをスタン
ダードセル方式で作るためには、半導体基板上に基本セ
ルをアレイ状に配置するが、この基本セルを考えた場
合、通常は情報を記憶する部分と、メモリセルを選択す
るためのワード線により制御されるスイッチ素子とを持
ち、上記スイッチ素子は情報を記憶する部分と、メモリ
セルの情報を伝達するためのビット線との間に挿入され
ている。例えば基本セルを最小の面積で設計するために
は、ワード線をスイッチング素子の制御電極材料（例え
ばポリシリコン）で配線し、ビット線は第一層の金属配
線（例えばAl）により配線する。第５図が、６トランジ
スタ型のスタティックメモリを考えた場合の回路例であ
り、第６図がそのパターン平面図の一例である。これら
図において１はフリップフロップ型の情報記憶部、２は
スイッチ素子、W1…Wnはワード線、B1，１，…はビッ
ト線対である。
Circuit）分野で、可変ビットタイプのメモリをスタン
ダードセル方式で作るためには、半導体基板上に基本セ
ルをアレイ状に配置するが、この基本セルを考えた場
合、通常は情報を記憶する部分と、メモリセルを選択す
るためのワード線により制御されるスイッチ素子とを持
ち、上記スイッチ素子は情報を記憶する部分と、メモリ
セルの情報を伝達するためのビット線との間に挿入され
ている。例えば基本セルを最小の面積で設計するために
は、ワード線をスイッチング素子の制御電極材料（例え
ばポリシリコン）で配線し、ビット線は第一層の金属配
線（例えばAl）により配線する。第５図が、６トランジ
スタ型のスタティックメモリを考えた場合の回路例であ
り、第６図がそのパターン平面図の一例である。これら
図において１はフリップフロップ型の情報記憶部、２は
スイッチ素子、W1…Wnはワード線、B1，１，…はビッ
ト線対である。
このようなメモリでは、例えばビット線は第一層の金属
配線により配線し、ワード線は、スイッチ素子の制御電
極材料での配線のみで配線する場合と、この配線のみで
なく、第二層の金属配線でスイッチ素子の制御電極材料
での配線を補う様に配線し、スルーホールにて第二層の
金属配線とスイッチ素子の制御電極材料の配線を接続す
る場合とがある。第７図，第８図がこの場合の等価回路
で、第９図，第10図がパターン図の一例である。ここで
第７図と第９図が対応し、第８図と第10図が対応してい
る。ここでR1〜R5は例えばポリシリコンよりなるワード
線Ｗの抵抗分、C1〜C5は容量分、R1′〜R5′はワード線
Ｗ′の抵抗分、C1′〜C5′は容量分、l1″〜l5″は金属
（例えばAl）配線、Ｑ′,B′〜Ｆ′,B″〜Ｆ″はワード
線と金属配線のコンタクト部,l″は上記金属配線l1″〜
l5″に相当する金属配線,BIT,▲▼はビット線
対、11は基本セル（メモリセル）で、それぞれ一点鎖線
で囲われた部分が１つの基本セルとなる。12は配線Ｗ′
とｌ″をつなぐスルーホールで、上記コンタクト部
Ｑ′,B′〜Ｆ′,B″〜Ｆ″のいずれかに相当する。
配線により配線し、ワード線は、スイッチ素子の制御電
極材料での配線のみで配線する場合と、この配線のみで
なく、第二層の金属配線でスイッチ素子の制御電極材料
での配線を補う様に配線し、スルーホールにて第二層の
金属配線とスイッチ素子の制御電極材料の配線を接続す
る場合とがある。第７図，第８図がこの場合の等価回路
で、第９図，第10図がパターン図の一例である。ここで
第７図と第９図が対応し、第８図と第10図が対応してい
る。ここでR1〜R5は例えばポリシリコンよりなるワード
線Ｗの抵抗分、C1〜C5は容量分、R1′〜R5′はワード線
Ｗ′の抵抗分、C1′〜C5′は容量分、l1″〜l5″は金属
（例えばAl）配線、Ｑ′,B′〜Ｆ′,B″〜Ｆ″はワード
線と金属配線のコンタクト部,l″は上記金属配線l1″〜
l5″に相当する金属配線,BIT,▲▼はビット線
対、11は基本セル（メモリセル）で、それぞれ一点鎖線
で囲われた部分が１つの基本セルとなる。12は配線Ｗ′
とｌ″をつなぐスルーホールで、上記コンタクト部
Ｑ′,B′〜Ｆ′,B″〜Ｆ″のいずれかに相当する。
即ち第７図，第９図のものは、メモリセルを選択するた
めのワード線と情報を記憶している部分さらにその情報
を伝えるビット線から成るメモリにおいて、ビット線BI
T,▲▼を第一層の金属配線により配線し、ワード
線Ｗは、情報を記憶している部分のトランジスタのゲー
ト制御電極材料で配線する。また第８図，第10図のもの
は、ワード線Ｗ′を上記トランジスタのゲート制御電極
材料のみで配線せずに、第二層の金属配線ｌ″で配線
し、両者を結合するスルーホール12をメモリセル毎に設
けて接続する。
めのワード線と情報を記憶している部分さらにその情報
を伝えるビット線から成るメモリにおいて、ビット線BI
T,▲▼を第一層の金属配線により配線し、ワード
線Ｗは、情報を記憶している部分のトランジスタのゲー
ト制御電極材料で配線する。また第８図，第10図のもの
は、ワード線Ｗ′を上記トランジスタのゲート制御電極
材料のみで配線せずに、第二層の金属配線ｌ″で配線
し、両者を結合するスルーホール12をメモリセル毎に設
けて接続する。
（発明が解決しようとする課題） 上記のようなメモリでは、基本セル11を選択するワード
線Ｗを、スイッチ素子２の制御電極材料のみで配線した
場合、ワード線の立ち上り（立ち下り）が、上記スイッ
チ素子の制御電極材料での配線の抵抗分とゲート容量、
浮遊容量等によって伝搬遅延を生じてしまう。さらに、
上記理由による伝搬遅延は、スイッチ素子の制御電極材
料での配線の配線長に比例して増加する。このためメモ
リが大容量になるほど上記伝搬遅延は問題となり、メモ
リの性能を悪くしてましう。例えば第７図の等価回路
は、スイッチ素子の制御電極材料の配線長が、l1，l2…
の場合の抵抗とゲート容量，浮遊容量等の負荷を示した
もので、点Ｑからの距離l1，l2，l3，…の点B,C,D…で
のそれぞれの負荷が異なるため、点Ｑからの伝搬遅延が
それぞれのCR時定数によって異なる。すなわち、上記配
線長はメモリのアクセスタイムに影響を与える要因の一
つとなる。この問題は、配線を抵抗値の大きい上記スイ
ッチ素子の制御電極材料の配線から抵抗値の小さい金属
配線に変える事により、上記遅延をおさえる事が可能で
ある。例えば第８図はＱ′点からＱ″点にスルーホール
を設け、金属配線l1″，l2″，…を配線し各点Ｂ′と
Ｂ″,C′とＣ″…は、スルーホールにて接続した一例で
ある。しかし、ワード線を金属配線にて配線した場合、
ワード線から基本セルのスイッチ素子の制御電極材料と
を接続するスルーホール12を設けることが必要となる。
このスルーホール12によるコンタクト部を基本セル11毎
に設けることは、基本セルのパターン面積が増すことに
なり、メモリ全体の面積が第９図から第10図の如く増加
してしまう。
線Ｗを、スイッチ素子２の制御電極材料のみで配線した
場合、ワード線の立ち上り（立ち下り）が、上記スイッ
チ素子の制御電極材料での配線の抵抗分とゲート容量、
浮遊容量等によって伝搬遅延を生じてしまう。さらに、
上記理由による伝搬遅延は、スイッチ素子の制御電極材
料での配線の配線長に比例して増加する。このためメモ
リが大容量になるほど上記伝搬遅延は問題となり、メモ
リの性能を悪くしてましう。例えば第７図の等価回路
は、スイッチ素子の制御電極材料の配線長が、l1，l2…
の場合の抵抗とゲート容量，浮遊容量等の負荷を示した
もので、点Ｑからの距離l1，l2，l3，…の点B,C,D…で
のそれぞれの負荷が異なるため、点Ｑからの伝搬遅延が
それぞれのCR時定数によって異なる。すなわち、上記配
線長はメモリのアクセスタイムに影響を与える要因の一
つとなる。この問題は、配線を抵抗値の大きい上記スイ
ッチ素子の制御電極材料の配線から抵抗値の小さい金属
配線に変える事により、上記遅延をおさえる事が可能で
ある。例えば第８図はＱ′点からＱ″点にスルーホール
を設け、金属配線l1″，l2″，…を配線し各点Ｂ′と
Ｂ″,C′とＣ″…は、スルーホールにて接続した一例で
ある。しかし、ワード線を金属配線にて配線した場合、
ワード線から基本セルのスイッチ素子の制御電極材料と
を接続するスルーホール12を設けることが必要となる。
このスルーホール12によるコンタクト部を基本セル11毎
に設けることは、基本セルのパターン面積が増すことに
なり、メモリ全体の面積が第９図から第10図の如く増加
してしまう。
そこで本発明の目的は、配線の遅延を小さく保持しなが
ら、パターン占有面積を小とし得る半導体メモリを得る
ことにある。
ら、パターン占有面積を小とし得る半導体メモリを得る
ことにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明の請求項１に係る半導体メモリは、ゲート電極を
有するスイッチング素子を含むメモリセルとしての複数
の基本セルと、前記基本セルの数より少なく、前記基本
セルとともにマトリクス状に配置され、スイッチング素
子を含まないセルと、前記基本セル及び前記セルに配設
され、前記基本セルの各ゲート電極に接続されたワード
線と、前記ワード線の上方でワード線と平行に配置され
た第１の金属配線と、前記基本セル及び前記セル内で前
記ワード線に沿って配設され、前記スイッチング素子に
電源を供給する電源配線と、前記電源配線の上方で電源
配線と平行に配置された第２の金属配線と、前記セルに
配設され、前記ワード線と対応する第１の金属配線とを
接続する接続用の第１の接続部、及び前記電源配線と対
応する第２の金属配線とを接続する接続用の第２の接続
部とを具備している。
有するスイッチング素子を含むメモリセルとしての複数
の基本セルと、前記基本セルの数より少なく、前記基本
セルとともにマトリクス状に配置され、スイッチング素
子を含まないセルと、前記基本セル及び前記セルに配設
され、前記基本セルの各ゲート電極に接続されたワード
線と、前記ワード線の上方でワード線と平行に配置され
た第１の金属配線と、前記基本セル及び前記セル内で前
記ワード線に沿って配設され、前記スイッチング素子に
電源を供給する電源配線と、前記電源配線の上方で電源
配線と平行に配置された第２の金属配線と、前記セルに
配設され、前記ワード線と対応する第１の金属配線とを
接続する接続用の第１の接続部、及び前記電源配線と対
応する第２の金属配線とを接続する接続用の第２の接続
部とを具備している。
請求項２に係る半導体メモリは、ゲート電極を有するス
イッチング素子を含むメモリセルとしての複数の第１の
基本セルと、ゲート電極を有するスイッチング素子を含
むメモリセルであって、前記第１の基本セルの数より少
なく、前記第１の基本セルとともにマトリクス状に配置
された複数の第２の基本セルと、前記第１、第２の基本
セルの各ゲート電極に接続されたワード線と、前記各ワ
ード線の上方でワード線と平行に配置された第１の金属
配線と、前記第１、第２の基本セル内で前記各ワード線
に沿って配設され、前記各スイッチング素子に電源を供
給する電源配線と、前記各電源配線の上方で電源配線と
平行に配置された第２の金属配線と、前記第２の基本セ
ル内に配設され、前記ワード線と対応する第１の金属配
線とを接続する接続用の第１の接続部、及び前記電源配
線と対応する第２の金属配線とを接続する接続用の第２
の接続部とを具備している。
イッチング素子を含むメモリセルとしての複数の第１の
基本セルと、ゲート電極を有するスイッチング素子を含
むメモリセルであって、前記第１の基本セルの数より少
なく、前記第１の基本セルとともにマトリクス状に配置
された複数の第２の基本セルと、前記第１、第２の基本
セルの各ゲート電極に接続されたワード線と、前記各ワ
ード線の上方でワード線と平行に配置された第１の金属
配線と、前記第１、第２の基本セル内で前記各ワード線
に沿って配設され、前記各スイッチング素子に電源を供
給する電源配線と、前記各電源配線の上方で電源配線と
平行に配置された第２の金属配線と、前記第２の基本セ
ル内に配設され、前記ワード線と対応する第１の金属配
線とを接続する接続用の第１の接続部、及び前記電源配
線と対応する第２の金属配線とを接続する接続用の第２
の接続部とを具備している。
請求項３に係る半導体メモリは、ゲート電極を有するス
イッチング素子を含むメモリセルとしての複数の基本セ
ルと、前記基本セルの数より少なく、前記基本セルとと
もにマトリクス状に配置され、スイッチング素子を含ま
ないセルと、前記基本セル及び前記セルに配設され、前
記基本セルの各ゲート電極に接続されたワード線と、前
記ワード線の上方でワード線と平行に配置された第１の
金属配線と、前記基本セル及び前記セル内で前記ワード
線に沿って配設され、前記スイッチング素子に電源を供
給する電源配線と、前記セル内であって、前記電源配線
の上方に電源配線と直交して配置された第２の金属配線
と、前記セルに配設され、前記ワード線と対応する第１
の金属配線とを接続する接続用の第１の接続部、及び前
記電源配線と対応する第２の金属配線とを接続する接続
用の第２の接続部とを具備している。
イッチング素子を含むメモリセルとしての複数の基本セ
ルと、前記基本セルの数より少なく、前記基本セルとと
もにマトリクス状に配置され、スイッチング素子を含ま
ないセルと、前記基本セル及び前記セルに配設され、前
記基本セルの各ゲート電極に接続されたワード線と、前
記ワード線の上方でワード線と平行に配置された第１の
金属配線と、前記基本セル及び前記セル内で前記ワード
線に沿って配設され、前記スイッチング素子に電源を供
給する電源配線と、前記セル内であって、前記電源配線
の上方に電源配線と直交して配置された第２の金属配線
と、前記セルに配設され、前記ワード線と対応する第１
の金属配線とを接続する接続用の第１の接続部、及び前
記電源配線と対応する第２の金属配線とを接続する接続
用の第２の接続部とを具備している。
すなわち、請求項１、請求項３に係る半導体メモリは、
スイッチング素子を含む基本セルと、スイッチング素子
を含まず、基本セルより数が少ないセルとをマトリクス
状に配置し、このセルに配置した第１の接続部によって
ワード線と対応する第１の金属配線とを接続し、第２の
接続部によって電源配線と第２の金属配線とを接続して
いる。したがって、ワード線に伝搬される信号の遅延を
減少できるとともに、電源配線の抵抗を減少して電源ノ
イズを低減し、電位の安定化を図ることができる。しか
も、前記セルはスイッチング素子を含まず、基本セルよ
り数が少ないため、セルの占有面積を減少でき、半導体
メモリ全体の面積の増大を防止できる。
スイッチング素子を含む基本セルと、スイッチング素子
を含まず、基本セルより数が少ないセルとをマトリクス
状に配置し、このセルに配置した第１の接続部によって
ワード線と対応する第１の金属配線とを接続し、第２の
接続部によって電源配線と第２の金属配線とを接続して
いる。したがって、ワード線に伝搬される信号の遅延を
減少できるとともに、電源配線の抵抗を減少して電源ノ
イズを低減し、電位の安定化を図ることができる。しか
も、前記セルはスイッチング素子を含まず、基本セルよ
り数が少ないため、セルの占有面積を減少でき、半導体
メモリ全体の面積の増大を防止できる。
また、請求項２に係る半導体メモリは、第１、第２の接
触部を持たない第１の基本セルと、第１、第２の接触部
を有し、第１の基本セルより数が少ない第２の基本セル
とを設け、第１の接続部によってワード線と対応する第
１の金属配線とを接続し、第２の接続部によって電源配
線と第２の金属配線とを接続している。したがって、ワ
ード線の伝搬遅延を防止できるとともに、電源配線の電
位の安定化を図ることができ、電源ノイズを低減でき
る。しかも、第１の基本セルに比べて面積の大きな第２
の基本セルの数は、第１の基本セルより少ないため、半
導体メモリ全体の面積を縮小できる。
触部を持たない第１の基本セルと、第１、第２の接触部
を有し、第１の基本セルより数が少ない第２の基本セル
とを設け、第１の接続部によってワード線と対応する第
１の金属配線とを接続し、第２の接続部によって電源配
線と第２の金属配線とを接続している。したがって、ワ
ード線の伝搬遅延を防止できるとともに、電源配線の電
位の安定化を図ることができ、電源ノイズを低減でき
る。しかも、第１の基本セルに比べて面積の大きな第２
の基本セルの数は、第１の基本セルより少ないため、半
導体メモリ全体の面積を縮小できる。
さらに、電源配線と第２の金属配線とを接続しているた
め、電源配線の電位の安定化を図ることができ、電源ノ
イズを低減できる。
め、電源配線の電位の安定化を図ることができ、電源ノ
イズを低減できる。
（実施例） 第１図は本発明の第１実施例のパターン平面図である
が、これは前記従来例とほとんど対応するので、対応個
所には同一符号を用いかつ適宜添字を付しておく。本実
施例の特徴は、メモリセルを構成する基本セル111をア
レイ状に配置するが、ｎ個（ｎは２以上の整数）の基本
セル111に１個の割合でスルーホールセル21を設け、ビ
ット線BIT,▲▼を任意の配線層に金属配線（ここ
では第一層Al）し、ワード線Ｗ′はスイッチ素子２（第
５図参照）の制御電極材料（ここではポリシリコン）で
の配線Ｗ′上に平行に、ビット線と異なる任意の配線層
に金属配線（ここでは第２層Al）ｌ″を施こす。上記ワ
ード線Ｗ′のスイッチ素子２の制御電極材料での配線を
上記金属配線ｌ″は補う様に配線されており、スルーホ
ールセル21のスルーホール121によってスイッチ素子２
の制御電極材料での配線Ｗ′と金属配線ｌ″とを接続し
ている。
が、これは前記従来例とほとんど対応するので、対応個
所には同一符号を用いかつ適宜添字を付しておく。本実
施例の特徴は、メモリセルを構成する基本セル111をア
レイ状に配置するが、ｎ個（ｎは２以上の整数）の基本
セル111に１個の割合でスルーホールセル21を設け、ビ
ット線BIT,▲▼を任意の配線層に金属配線（ここ
では第一層Al）し、ワード線Ｗ′はスイッチ素子２（第
５図参照）の制御電極材料（ここではポリシリコン）で
の配線Ｗ′上に平行に、ビット線と異なる任意の配線層
に金属配線（ここでは第２層Al）ｌ″を施こす。上記ワ
ード線Ｗ′のスイッチ素子２の制御電極材料での配線を
上記金属配線ｌ″は補う様に配線されており、スルーホ
ールセル21のスルーホール121によってスイッチ素子２
の制御電極材料での配線Ｗ′と金属配線ｌ″とを接続し
ている。
また拡散層による電源ライン22も、上記ワード線による
場合と同様に金属配線ｌ″とスルーホールセル21のスル
ーホール122を介して接続されている。
場合と同様に金属配線ｌ″とスルーホールセル21のスル
ーホール122を介して接続されている。
第２図は本発明の他の実施例である。このものは基本セ
ルとして、スルーホール121，122を持った基本セル112
とスルーホールを持たない基本セル113を用意し、後者
の基本セル113をアレイ状に配置し、その基本セルｎ個
に１個の割合で前者の基本セル112を配置したもので、
ビット線BIT,▲▼およびワード線Ｗ′は第１図と
同様に配線しており、前者の基本セル112にてスイッチ
素子２の制御電極材料での配線Ｗ′と金属配線ｌ″をス
ルーホール121で接続して、拡散層による電源ライン22
と金属配線ｌ″（この場合第二層Al）とをスルーホール
122を介して接続している。ここで基本セル112の長さL1
と基本セル113の長さL2とは、L1＞L2の関係にあるた
め、第10図のものより大幅に面積縮少が可能であり、電
源22系も金属配線ｌ″で安定化される。
ルとして、スルーホール121，122を持った基本セル112
とスルーホールを持たない基本セル113を用意し、後者
の基本セル113をアレイ状に配置し、その基本セルｎ個
に１個の割合で前者の基本セル112を配置したもので、
ビット線BIT,▲▼およびワード線Ｗ′は第１図と
同様に配線しており、前者の基本セル112にてスイッチ
素子２の制御電極材料での配線Ｗ′と金属配線ｌ″をス
ルーホール121で接続して、拡散層による電源ライン22
と金属配線ｌ″（この場合第二層Al）とをスルーホール
122を介して接続している。ここで基本セル112の長さL1
と基本セル113の長さL2とは、L1＞L2の関係にあるた
め、第10図のものより大幅に面積縮少が可能であり、電
源22系も金属配線ｌ″で安定化される。
第３図は本発明をROMに応用した場合の実施例のパター
ン平面図、第４図はその等価回路図である。図中B1〜B9
はビット線で、例えば第１層Alよりなる。W1〜W7はワー
ド線で、これらは例えばポリシリコンライン31と第２層
Alライン32よりなる。33は拡散層による電源ライン、34
は例えば第１層Alよりなる電源ライン、35はこれらライ
ン33,34間をつなぐためのスルーホール、36は前記両ラ
イン31,32間をつなぐためのスルーホールである。371と
372は共に一つの基本セルを示している。このROMの場合
も、スルーホールをもたない多数の基本セル372があ
り、また電源用金属配線34があるため、前実施例と同様
の効果が得られる。
ン平面図、第４図はその等価回路図である。図中B1〜B9
はビット線で、例えば第１層Alよりなる。W1〜W7はワー
ド線で、これらは例えばポリシリコンライン31と第２層
Alライン32よりなる。33は拡散層による電源ライン、34
は例えば第１層Alよりなる電源ライン、35はこれらライ
ン33,34間をつなぐためのスルーホール、36は前記両ラ
イン31,32間をつなぐためのスルーホールである。371と
372は共に一つの基本セルを示している。このROMの場合
も、スルーホールをもたない多数の基本セル372があ
り、また電源用金属配線34があるため、前実施例と同様
の効果が得られる。
［発明の効果］ 以上のように本発明によれば、ワード線をスイッチ素子
の制御電極材料のみで配線せずに、金属配線を上記ワー
ド線を補う様に任意の配線層に金属配線し、この金属配
線をワード線として用いた場合、上記スイッチ素子の制
御電極材料と金属配線との接続は、ｎ個の基本セル毎に
１個の割合でスルーホールを設けることにより、スイッ
チ素子の制御電極材料のみの配線に比べてCRの伝搬遅延
を低減できる。またROMの場合には基本電位を安定させ
るための拡散がメモリセルアレイ間に挿入されていた。
この場合にも、ワード線の伝搬遅延を減少させるため
に、ワード線を多層配線し、アクセスタイムを向上させ
ることが可能であり、多層配線の結線用スルーホール35
を第４図に示した様に基板拡散領域に形成することによ
り、面積の増加を最少におさえることができる。
の制御電極材料のみで配線せずに、金属配線を上記ワー
ド線を補う様に任意の配線層に金属配線し、この金属配
線をワード線として用いた場合、上記スイッチ素子の制
御電極材料と金属配線との接続は、ｎ個の基本セル毎に
１個の割合でスルーホールを設けることにより、スイッ
チ素子の制御電極材料のみの配線に比べてCRの伝搬遅延
を低減できる。またROMの場合には基本電位を安定させ
るための拡散がメモリセルアレイ間に挿入されていた。
この場合にも、ワード線の伝搬遅延を減少させるため
に、ワード線を多層配線し、アクセスタイムを向上させ
ることが可能であり、多層配線の結線用スルーホール35
を第４図に示した様に基板拡散領域に形成することによ
り、面積の増加を最少におさえることができる。
さらに、電源ラインにも同様のスルーホールを設けるこ
とで電源抵抗をおさえ、電源ノイズを低減させて、動作
が安定する。このことは、電源ラインに接続される基板
とかウェル等の半導体層でも同様のことが云える。しか
も、スルーホールを持ったセルを挿入する間隔はユーザ
ーの要求するアクセスタイムから容易に求められ、比較
的長いアクセスタイムが許容される場合にはその間隔を
大きくし、CRによる伝搬遅延は長くなるが、スルーホー
ルを持った領域の面積を減少させ、動作速度は遅いが小
さなメモリを提供できる。また、短かいアクセスタイム
が要求された場合には、その間隔を小さくし、CRによる
伝搬遅延は短かくなり、スルーホールを持った領域の面
積が増すが、動作速度は速くなる等の利点がある。
とで電源抵抗をおさえ、電源ノイズを低減させて、動作
が安定する。このことは、電源ラインに接続される基板
とかウェル等の半導体層でも同様のことが云える。しか
も、スルーホールを持ったセルを挿入する間隔はユーザ
ーの要求するアクセスタイムから容易に求められ、比較
的長いアクセスタイムが許容される場合にはその間隔を
大きくし、CRによる伝搬遅延は長くなるが、スルーホー
ルを持った領域の面積を減少させ、動作速度は遅いが小
さなメモリを提供できる。また、短かいアクセスタイム
が要求された場合には、その間隔を小さくし、CRによる
伝搬遅延は短かくなり、スルーホールを持った領域の面
積が増すが、動作速度は速くなる等の利点がある。
第１図ないし第３図は本発明の各実施例のパターン平面
図、第４図は第３図の等価回路図、第５図はスタティッ
クメモリ回路図、第６図は同パターン平面図、第７図，
第８図は第５図のワード線部の等価回路図、第９図，第
10図は第７図，第８図の等価回路図である。 111，112，113，371，372…基本セル、121，122,35,36
…スルーホール、21…スルーホールセル、Ｗ′…ワード
線、ｌ″,34…金属配線。
図、第４図は第３図の等価回路図、第５図はスタティッ
クメモリ回路図、第６図は同パターン平面図、第７図，
第８図は第５図のワード線部の等価回路図、第９図，第
10図は第７図，第８図の等価回路図である。 111，112，113，371，372…基本セル、121，122,35,36
…スルーホール、21…スルーホールセル、Ｗ′…ワード
線、ｌ″,34…金属配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０４ Ｚ (72)発明者 田中 豊 神奈川県川崎市幸区堀川町580番地１号 株式会社東芝半導体システム技術センター 内 (56)参考文献 特開 昭58−54654（ＪＰ，Ａ) 特開 昭59−4159（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ゲート電極を有するスイッチング素子を含
むメモリセルとしての複数の基本セルと、 前記基本セルの数より少なく、前記基本セルとともにマ
トリクス状に配置され、スイッチング素子を含まないセ
ルと、 前記基本セル及び前記セルに配設され、前記基本セルの
各ゲート電極に接続されたワード線と、 前記ワード線の上方でワード線と平行に配置された第１
の金属配線と、 前記基本セル及び前記セル内で前記ワード線に沿って配
設され、前記スイッチング素子に電源を供給する電源配
線と、 前記電源配線の上方で電源配線と平行に配置された第２
の金属配線と、 前記セルに配設され、前記ワード線と対応する第１の金
属配線とを接続する接続用の第１の接続部、及び前記電
源配線と対応する第２の金属配線とを接続する接続用の
第２の接続部と を具備することを特徴とする半導体メモリ。 - 【請求項２】ゲート電極を有するスイッチング素子を含
むメモリセルとしての複数の第１の基本セルと、 ゲート電極を有するスイッチング素子を含むメモリセル
であって、前記第１の基本セルの数より少なく、前記第
１の基本セルとともにマトリクス状に配置された複数の
第２の基本セルと、 前記第１、第２の基本セルの各ゲート電極に接続された
ワード線と、 前記各ワード線の上方でワード線と平行に配置された第
１の金属配線と、 前記第１、第２の基本セル内で前記各ワード線に沿って
配設され、前記各スイッチング素子に電源を供給する電
源配線と、 前記各電源配線の上方で電源配線と平行に配置された第
２の金属配線と、 前記第２の基本セル内に配設され、前記ワード線と対応
する第１の金属配線とを接続する接続用の第１の接続
部、及び前記電源配線と対応する第２の金属配線とを接
続する接続用の第２の接続部と を具備することを特徴とする半導体メモリ。 - 【請求項３】ゲート電極を有するスイッチング素子を含
むメモリセルとしての複数の基本セルと、 前記基本セルの数より少なく、前記基本セルとともにマ
トリクス状に配置され、スイッチング素子を含まないセ
ルと、 前記基本セル及び前記セルに配設され、前記基本セルの
各ゲート電極に接続されたワード線と、 前記ワード線の上方でワード線と平行に配置された第１
の金属配線と、 前記基本セル及び前記セル内で前記ワード線に沿って配
設され、前記スイッチング素子に電源を供給する電源配
線と、 前記セル内であって、前記電源配線の上方に電源配線と
直交して配置された第２の金属配線と、 前記セルに配設され、前記ワード線と対応する第１の金
属配線とを接続する接続用の第１の接続部、及び前記電
源配線と対応する第２の金属配線とを接続する接続用の
第２の接続部と を具備することを特徴とする半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23750789A JPH07114258B2 (ja) | 1989-09-13 | 1989-09-13 | 半導体メモリ |
| KR1019900014435A KR930009020B1 (ko) | 1989-09-13 | 1990-09-13 | 반도체 메모리 |
| EP90117656A EP0421168B1 (en) | 1989-09-13 | 1990-09-13 | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
| DE69032419T DE69032419T2 (de) | 1989-09-13 | 1990-09-13 | Halbleiterspeicher mit metallischer Verbindungsschicht vom selben Potential wie Wortleitung und verbunden mit dieser ausserhalb des Speichergebietes |
| US08/476,905 US5698872A (en) | 1989-09-13 | 1995-06-07 | Semiconductor memory wherein metallic interconnection layer is applied with the same potential as word line and is connected to word line in regions other than memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23750789A JPH07114258B2 (ja) | 1989-09-13 | 1989-09-13 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03101152A JPH03101152A (ja) | 1991-04-25 |
| JPH07114258B2 true JPH07114258B2 (ja) | 1995-12-06 |
Family
ID=17016345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23750789A Expired - Lifetime JPH07114258B2 (ja) | 1989-09-13 | 1989-09-13 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5698872A (ja) |
| EP (1) | EP0421168B1 (ja) |
| JP (1) | JPH07114258B2 (ja) |
| KR (1) | KR930009020B1 (ja) |
| DE (1) | DE69032419T2 (ja) |
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|---|---|---|---|---|
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| US5783849A (en) * | 1996-02-23 | 1998-07-21 | Citizen Watch Co., Ltd. | Semiconductor device |
| KR100269297B1 (ko) * | 1997-04-25 | 2000-12-01 | 윤종용 | 파워라인들과제어라인들을구비하는집적회로 |
| US5864496A (en) * | 1997-09-29 | 1999-01-26 | Siemens Aktiengesellschaft | High density semiconductor memory having diagonal bit lines and dual word lines |
| US6033955A (en) * | 1998-09-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Method of making flexibly partitioned metal line segments for a simultaneous operation flash memory device with a flexible bank partition architecture |
| JP2001344966A (ja) * | 2000-06-06 | 2001-12-14 | Toshiba Corp | 半導体記憶装置 |
| US6703641B2 (en) * | 2001-11-16 | 2004-03-09 | International Business Machines Corporation | Structure for detecting charging effects in device processing |
| JP2004119937A (ja) * | 2002-09-30 | 2004-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| US6927429B2 (en) * | 2003-02-14 | 2005-08-09 | Freescale Semiconductor, Inc. | Integrated circuit well bias circuity |
| US7042030B2 (en) * | 2003-11-21 | 2006-05-09 | Texas Instruments Incorporated | High density memory array |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342100A (en) * | 1979-01-08 | 1982-07-27 | Texas Instruments Incorporated | Implant programmable metal gate MOS read only memory |
| JPS5854654A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体集積回路装置 |
| EP0087979B1 (en) * | 1982-03-03 | 1989-09-06 | Fujitsu Limited | A semiconductor memory device |
| JPS594159A (ja) * | 1982-06-30 | 1984-01-10 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS6030170A (ja) * | 1983-07-29 | 1985-02-15 | Hitachi Ltd | 高集積読み出し専用メモリ |
| JPH0793364B2 (ja) * | 1984-08-10 | 1995-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4679171A (en) * | 1985-02-07 | 1987-07-07 | Visic, Inc. | MOS/CMOS memory cell |
| JPS61267347A (ja) * | 1985-05-22 | 1986-11-26 | Toshiba Corp | 半導体装置 |
| JPS62145862A (ja) * | 1985-12-20 | 1987-06-29 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPS62169472A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| US4744056A (en) * | 1986-02-28 | 1988-05-10 | Advanced Micro Devices, Inc. | Stable high density RAM |
| JPH01140741A (ja) * | 1987-11-27 | 1989-06-01 | Ricoh Co Ltd | 半導体メモリ装置 |
-
1989
- 1989-09-13 JP JP23750789A patent/JPH07114258B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-13 DE DE69032419T patent/DE69032419T2/de not_active Expired - Fee Related
- 1990-09-13 EP EP90117656A patent/EP0421168B1/en not_active Expired - Lifetime
- 1990-09-13 KR KR1019900014435A patent/KR930009020B1/ko not_active Expired - Lifetime
-
1995
- 1995-06-07 US US08/476,905 patent/US5698872A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69032419D1 (de) | 1998-07-23 |
| EP0421168B1 (en) | 1998-06-17 |
| KR910007122A (ko) | 1991-04-30 |
| EP0421168A2 (en) | 1991-04-10 |
| JPH03101152A (ja) | 1991-04-25 |
| KR930009020B1 (ko) | 1993-09-18 |
| EP0421168A3 (en) | 1994-07-13 |
| DE69032419T2 (de) | 1998-12-03 |
| US5698872A (en) | 1997-12-16 |
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