JPS6155198B2 - - Google Patents
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- JPS6155198B2 JPS6155198B2 JP54162079A JP16207979A JPS6155198B2 JP S6155198 B2 JPS6155198 B2 JP S6155198B2 JP 54162079 A JP54162079 A JP 54162079A JP 16207979 A JP16207979 A JP 16207979A JP S6155198 B2 JPS6155198 B2 JP S6155198B2
- Authority
- JP
- Japan
- Prior art keywords
- memory matrix
- sense amplifier
- bit lines
- bit line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置特に高密度化された
メモリマトリクスを持つ記憶装置の周辺回路ブロ
ツクのレイアウトに関する。
メモリマトリクスを持つ記憶装置の周辺回路ブロ
ツクのレイアウトに関する。
高密度メモリ特にダイナミツクRAMでは、メ
モリセルの大きさを現在の加工精度で限度と考え
られる１μｍ×１μｍ程度にも縮少することが可
能なので、ワード線、ビツト線の各幅を該１μ
ｍ、線相互間隔も該１μｍとして高集積化記憶装
置を作ることは可能である。しかしワード線に接
続されるアドレスデコーダ、或いはビツト線に接
続されるセンスアンプ等の周辺回路ブロツクは該
ブロツクを構成する素子数が多いので、該最小寸
法１μｍ×１μｍ内に収めることはできない。現
在センスアンプは幅30μｍ程度であり、ビツト線
幅は数μｍ、従つてビツト線間隔は30μｍ程度と
してビツト線をメモリマトリクスからそのまゝ直
線状に延長させた端部でセンスアンプと結線する
ようにしている。従つてメモリマトリクスを上述
した特に高密度化した場合は、上記周辺回路ブロ
ツクの各線の延長上に配列することは幾何学的に
不可能となり、第１図或いは第２図のようにでも
するしかない。
モリセルの大きさを現在の加工精度で限度と考え
られる１μｍ×１μｍ程度にも縮少することが可
能なので、ワード線、ビツト線の各幅を該１μ
ｍ、線相互間隔も該１μｍとして高集積化記憶装
置を作ることは可能である。しかしワード線に接
続されるアドレスデコーダ、或いはビツト線に接
続されるセンスアンプ等の周辺回路ブロツクは該
ブロツクを構成する素子数が多いので、該最小寸
法１μｍ×１μｍ内に収めることはできない。現
在センスアンプは幅30μｍ程度であり、ビツト線
幅は数μｍ、従つてビツト線間隔は30μｍ程度と
してビツト線をメモリマトリクスからそのまゝ直
線状に延長させた端部でセンスアンプと結線する
ようにしている。従つてメモリマトリクスを上述
した特に高密度化した場合は、上記周辺回路ブロ
ツクの各線の延長上に配列することは幾何学的に
不可能となり、第１図或いは第２図のようにでも
するしかない。
第１図は複数のワード線WLと複数のビツト線
BLを交叉させてその交叉部にダイナミツクメモ
リセル（図示せず）を設けたメモリマトリクス
MEMの、該ビツト線BLと、メモリマトリクスの
一側に設けられたセンスアンプSAとの接続を、
ビツト線BLの延長部BL′をメモリマトリクスの該
一側で扇形に拡げて行なうものであるが、このよ
うにすると一列に並ぶ複数のセンスアンプSAと
メモリマトリクスMEMとの間でビツト線の拡大
に必要な無駄な面積を必要とする。第２図はデコ
ーダ（切替回路）DECを介在させて、例えば３
本のビツト線BLに対して１つのセンスアンプSA
を設け、該デコーダにより切替えて各ビツト線を
センスアンプに接続し、これによりセンスアンプ
SAの総数1/3に減少させてメモリマトリクス
MEMからビツト線BLを直線的に引出すことがで
きるようにしたものである。しかし、このために
は余分にデコーダDECが必要であり、構成が複
雑化する。上述したことはワード線WLとそのデ
コーダとの間についても同様である。
BLを交叉させてその交叉部にダイナミツクメモ
リセル（図示せず）を設けたメモリマトリクス
MEMの、該ビツト線BLと、メモリマトリクスの
一側に設けられたセンスアンプSAとの接続を、
ビツト線BLの延長部BL′をメモリマトリクスの該
一側で扇形に拡げて行なうものであるが、このよ
うにすると一列に並ぶ複数のセンスアンプSAと
メモリマトリクスMEMとの間でビツト線の拡大
に必要な無駄な面積を必要とする。第２図はデコ
ーダ（切替回路）DECを介在させて、例えば３
本のビツト線BLに対して１つのセンスアンプSA
を設け、該デコーダにより切替えて各ビツト線を
センスアンプに接続し、これによりセンスアンプ
SAの総数1/3に減少させてメモリマトリクス
MEMからビツト線BLを直線的に引出すことがで
きるようにしたものである。しかし、このために
は余分にデコーダDECが必要であり、構成が複
雑化する。上述したことはワード線WLとそのデ
コーダとの間についても同様である。
本発明は高密度化されるメモリマトリクスのＸ
線またはＹ線と各周辺回路ブロツクとの接続を容
易にしようとするもので多数の配線をＸおよびＹ
方向に交叉させて設け、その各交叉部にメモリセ
ルを配設してなるメモリマトリクスを備える半導
体記憶装置において、該配線の各端部を該メモリ
マトリクスから同じＸ、Ｙ方向に延長させると共
にその延長方向に沿つて該配線複数本分の間隔相
当の幅を持つ周辺回路ブロツクを複数個順次配列
し、そして該メモリマトリクスから延長させた前
記配線を１つずつ順次該周辺回路ブロツクに接続
してなることを特徴とするものであるが、以下図
示の実施例を参照しながらこれを詳細に説明す
る。
線またはＹ線と各周辺回路ブロツクとの接続を容
易にしようとするもので多数の配線をＸおよびＹ
方向に交叉させて設け、その各交叉部にメモリセ
ルを配設してなるメモリマトリクスを備える半導
体記憶装置において、該配線の各端部を該メモリ
マトリクスから同じＸ、Ｙ方向に延長させると共
にその延長方向に沿つて該配線複数本分の間隔相
当の幅を持つ周辺回路ブロツクを複数個順次配列
し、そして該メモリマトリクスから延長させた前
記配線を１つずつ順次該周辺回路ブロツクに接続
してなることを特徴とするものであるが、以下図
示の実施例を参照しながらこれを詳細に説明す
る。
第３図は本発明の一実施例を示す要部平面図
で、BL1〜BL6は多数のビツト線のうちの複数本
本例では６本のビツト線を、WLはこれと交叉す
る多数のワード線の一部を示す。ワード線とビツ
ト線の各交叉部にはダイナミツク型のメモリセル
（図示せず）が配設されてメモリマトリクスMEM
が構成される。本例ではビツト線BL1〜BL6の端
部がメモリマトリクスMEMの一側にそのまゝビ
ツト線方向で直線状に延長され、その延長方向に
複数個、本例では６個のセンスアンプSA1〜SA6
が配列される。センスアンプの幅は６本のビツト
線分の間隔に等しい。即ち本装置ではセンスアン
プの幅にほゞ等しいビツト線ｎ本の該ｎ値を求
め、多数のビツト線をｎ本ずつのブロツクに分
け、各ブロツクに対しｎ個のセンスアンプをビツ
ト線方向に配列する。各ブロツクの各ビツト線の
延長長さは各々異なり、本例ではビツト線BL1が
最も短かく、次いBL2，BL3………の順に長く、
BL6が最長である。そして図示の如くセンスアン
プをSA1，SA2………の順でメモリマトリクス側
から配列した場合は、最短の線BL1の端部を最近
接のセンスアンプSA1に、また線BL2の端部をセ
ンスアンプSA2に接続し、以下同様にして最長の
線BL6の端部を最遠方のセンスアンプSA6に接続
する。CNはビツト線BL1〜BL6とセンスアンプ
SA1〜SA6の各接続部分であるが、この接続部分
CNが図のように同一線上に在る場合にはビツト
線BL2〜BL6の端部の先端を曲げて接続する。
で、BL1〜BL6は多数のビツト線のうちの複数本
本例では６本のビツト線を、WLはこれと交叉す
る多数のワード線の一部を示す。ワード線とビツ
ト線の各交叉部にはダイナミツク型のメモリセル
（図示せず）が配設されてメモリマトリクスMEM
が構成される。本例ではビツト線BL1〜BL6の端
部がメモリマトリクスMEMの一側にそのまゝビ
ツト線方向で直線状に延長され、その延長方向に
複数個、本例では６個のセンスアンプSA1〜SA6
が配列される。センスアンプの幅は６本のビツト
線分の間隔に等しい。即ち本装置ではセンスアン
プの幅にほゞ等しいビツト線ｎ本の該ｎ値を求
め、多数のビツト線をｎ本ずつのブロツクに分
け、各ブロツクに対しｎ個のセンスアンプをビツ
ト線方向に配列する。各ブロツクの各ビツト線の
延長長さは各々異なり、本例ではビツト線BL1が
最も短かく、次いBL2，BL3………の順に長く、
BL6が最長である。そして図示の如くセンスアン
プをSA1，SA2………の順でメモリマトリクス側
から配列した場合は、最短の線BL1の端部を最近
接のセンスアンプSA1に、また線BL2の端部をセ
ンスアンプSA2に接続し、以下同様にして最長の
線BL6の端部を最遠方のセンスアンプSA6に接続
する。CNはビツト線BL1〜BL6とセンスアンプ
SA1〜SA6の各接続部分であるが、この接続部分
CNが図のように同一線上に在る場合にはビツト
線BL2〜BL6の端部の先端を曲げて接続する。
この実施例では最遠方のセンスアンプSA6に対
するビツト線BL6はセンスアンプSA1〜SA5の上
層を通過し、同様にセンスアンプSA2に対するビ
ツト線BL2はセンスアンプSA1の上層を通過する
という様に、最近接のセンスアンプSA1以外への
ビツト線は前段以前のセンスアンプの上層を通過
する。従つて、この構造は多層配線となるが、セ
ンスアンプが従来のメモリと同様にメモリマトリ
クスの一側にすべて配設され、周辺回路の構造ま
たはレイアウトに格別の変更を要しないという利
点がある。なお第４図に示す本発明の他の実施例
のようにすればビツト線とセンスアンプが交叉す
ることはない。
するビツト線BL6はセンスアンプSA1〜SA5の上
層を通過し、同様にセンスアンプSA2に対するビ
ツト線BL2はセンスアンプSA1の上層を通過する
という様に、最近接のセンスアンプSA1以外への
ビツト線は前段以前のセンスアンプの上層を通過
する。従つて、この構造は多層配線となるが、セ
ンスアンプが従来のメモリと同様にメモリマトリ
クスの一側にすべて配設され、周辺回路の構造ま
たはレイアウトに格別の変更を要しないという利
点がある。なお第４図に示す本発明の他の実施例
のようにすればビツト線とセンスアンプが交叉す
ることはない。
即ち、第４図では６本のビツト線BL1〜BL6を
３本ずつメモリマトリクスMEMの両側へ引出
し、３個のセンスアンプSA1〜SA3をメモリマト
リクスMEMの一側へ、また同じく３個のセンス
アンプSA4〜SA6をメモリマトリクスMEMの他側
へ、ビツト線BL1〜BL3，BL4〜BL6方向に沿つて
配列する。ビツト線BL1〜BL6とセンスアンプ
SA1〜SA6との対応関係は第３図と同様である
が、本例では各センスアンプSA1〜SA6の幅はビ
ツト線３本分の幅に等しく、従つて各センスアン
プへのビツト線延長部はメモリマトリクス側セン
スアンプの上を通ることなくその側部を通つて配
設されることができる。即ちセンスアンプSA1〜
SA3はビツト線BL4〜BL6が引出されない部分
に、またセンスアンプSA4〜SA6はビツト線BL1
〜BL3が引出されない部分に形成され、ビツト線
BL1〜BL6の引出部はセンスアンプに交叉するこ
となくセンスアンプSA3，SA4等の側方を通過し
て対応するセンスアンプSA1〜SA6に接続され
る。この６本および３個などの数値の選び方は第
３図の場合とほゞ同様であり、一般化すれば、セ
ンスアンプの幅にほゞ等しいビツト線ｍ本分の間
隔の該ｍ値を求め、多数のビツト線を2m本ずつ
のブロツクに分け、各ブロツクに対し2m個のセ
ンスアンプをｍ個ずつメモリマトリクスの両側に
かつビツト線方向に、互いにビツト線ｍ本分の間
隔だけずらして配列して図示の如く結線すればよ
い。
３本ずつメモリマトリクスMEMの両側へ引出
し、３個のセンスアンプSA1〜SA3をメモリマト
リクスMEMの一側へ、また同じく３個のセンス
アンプSA4〜SA6をメモリマトリクスMEMの他側
へ、ビツト線BL1〜BL3，BL4〜BL6方向に沿つて
配列する。ビツト線BL1〜BL6とセンスアンプ
SA1〜SA6との対応関係は第３図と同様である
が、本例では各センスアンプSA1〜SA6の幅はビ
ツト線３本分の幅に等しく、従つて各センスアン
プへのビツト線延長部はメモリマトリクス側セン
スアンプの上を通ることなくその側部を通つて配
設されることができる。即ちセンスアンプSA1〜
SA3はビツト線BL4〜BL6が引出されない部分
に、またセンスアンプSA4〜SA6はビツト線BL1
〜BL3が引出されない部分に形成され、ビツト線
BL1〜BL6の引出部はセンスアンプに交叉するこ
となくセンスアンプSA3，SA4等の側方を通過し
て対応するセンスアンプSA1〜SA6に接続され
る。この６本および３個などの数値の選び方は第
３図の場合とほゞ同様であり、一般化すれば、セ
ンスアンプの幅にほゞ等しいビツト線ｍ本分の間
隔の該ｍ値を求め、多数のビツト線を2m本ずつ
のブロツクに分け、各ブロツクに対し2m個のセ
ンスアンプをｍ個ずつメモリマトリクスの両側に
かつビツト線方向に、互いにビツト線ｍ本分の間
隔だけずらして配列して図示の如く結線すればよ
い。
以上述べたように本発明によれば、高密度化さ
れるメモリマトリクスのＸ線またはＹ線と、アド
レスデコーダ、センスアンプ等の周辺回路ブロツ
クとの間を、構成を複雑化することなく、且つ面
積を無駄にすることなく接続できる利点がある。
れるメモリマトリクスのＸ線またはＹ線と、アド
レスデコーダ、センスアンプ等の周辺回路ブロツ
クとの間を、構成を複雑化することなく、且つ面
積を無駄にすることなく接続できる利点がある。
第１図および第２図は高密度メモリマトリクス
と周辺回路ブロツクとの従来の接続例を示すブロ
ツク図、第３図および第４図は本発明の異なる実
施例を示す要部平面図である。 図中、MEMはメモリマトリクス、WLはワー
ド線（Ｘ線）、BL1〜BL6はビツト線（Ｙ線）、
SA1〜SA6はセンスアンプ（周辺回路ブロツク）、
CNは接続部分である。
と周辺回路ブロツクとの従来の接続例を示すブロ
ツク図、第３図および第４図は本発明の異なる実
施例を示す要部平面図である。 図中、MEMはメモリマトリクス、WLはワー
ド線（Ｘ線）、BL1〜BL6はビツト線（Ｙ線）、
SA1〜SA6はセンスアンプ（周辺回路ブロツク）、
CNは接続部分である。
Claims (1)
- 【特許請求の範囲】 １ 多数の配線をＸおよびＹ方向に交叉させて設
け、その各交叉部にメモリセルを配設してなるメ
モリマトリクスを備える半導体記憶装置におい
て、該配線の各端部を該メモリマトリクスから同
じＸ、Ｙ方向に延長させると共にその延長方向に
沿つて該配線複数本分の間隔相当の幅を持つ周辺
回路ブロツクを複数個順次配列し、そして該メモ
リマトリクスから延長させた前記配線を１つずつ
順次該周辺回路ブロツクに接続してなることを特
徴とする、半導体記憶装置。 ２ メモリマトリクスから延長される配線がビツ
ト線であり、また周辺回路ブロツクがセンスアン
プであり、ビツト線ｎ本分の間隔相当の幅を持つ
該センスアンプがメモリマトリクスの一方の側に
かつビツト線方向に並んでｎ個配列され、メモリ
マトリクスから延長された各ｎ本のビツト線が各
センスアンプへ、メモリマトリクスに直近のもの
へは直接、それ以外のものへはメモリマトリクス
側のセンスアンプの上を通つて結線されたことを
特徴する特許請求の範囲第１項記載の半導体記憶
装置。 ３ メモリマトリクスから延長される配線がビツ
ト線であり、また周辺回路ブロツクがセンスアン
プであり、ビツト線は2m本ずつブロツク化され
てその各ブロツク毎に、ビツト線ｍ本分の間隔相
当の幅を持つ該センスアンプがメモリマトリクス
の両側に各ｍ個ずつ、前記間隔相当だけ互いにず
れてビツト線方向に配列され、メモリマトリクス
から延長された各ｍ本のビツト線が各センスアン
プへ、メモリマトリクスに直近のものへは直接、
それ以外のものへはメモリマトリクス側のセンス
アンプの側部を通つて結線されたことを特徴とす
る特許請求の範囲第１項に記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16207979A JPS5683891A (en) | 1979-12-13 | 1979-12-13 | Semiconductor storage device |
| DE8585101832T DE3072204T2 (de) | 1979-12-13 | 1980-12-11 | Halbleiterspeicheranordnung. |
| EP80304461A EP0031659B1 (en) | 1979-12-13 | 1980-12-11 | A semiconductor memory device having a memory matrix area and a plurality of peripheral circuits |
| DE8080304461T DE3071607D1 (en) | 1979-12-13 | 1980-12-11 | A semiconductor memory device having a memory matrix area and a plurality of peripheral circuits |
| EP85101832A EP0155521B1 (en) | 1979-12-13 | 1980-12-11 | A semiconductor memory device |
| US06/216,674 US4418399A (en) | 1979-12-13 | 1980-12-15 | Semiconductor memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16207979A JPS5683891A (en) | 1979-12-13 | 1979-12-13 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683891A JPS5683891A (en) | 1981-07-08 |
| JPS6155198B2 true JPS6155198B2 (ja) | 1986-11-26 |
Family
ID=15747680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16207979A Granted JPS5683891A (en) | 1979-12-13 | 1979-12-13 | Semiconductor storage device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4418399A (ja) |
| EP (2) | EP0155521B1 (ja) |
| JP (1) | JPS5683891A (ja) |
| DE (2) | DE3071607D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059677B2 (ja) * | 1981-08-19 | 1985-12-26 | 富士通株式会社 | 半導体記憶装置 |
| US4750154A (en) * | 1984-07-10 | 1988-06-07 | Prime Computer, Inc. | Memory alignment system and method |
| BR8503161A (pt) * | 1984-07-31 | 1986-03-25 | Int Standard Electric Corp | Metodo para investigar uma matriz de associacao |
| US4979145A (en) * | 1986-05-01 | 1990-12-18 | Motorola, Inc. | Structure and method for improving high speed data rate in a DRAM |
| JPH088304B2 (ja) * | 1987-08-19 | 1996-01-29 | 富士通株式会社 | 半導体集積回路装置及びその設計方法 |
| US5016216A (en) * | 1988-10-17 | 1991-05-14 | Waferscale Integration, Inc. | Decoder for a floating gate memory |
| JPH0775116B2 (ja) * | 1988-12-20 | 1995-08-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH081946B2 (ja) * | 1990-01-26 | 1996-01-10 | 株式会社東芝 | 半導体集積回路 |
| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR940007639B1 (ko) * | 1991-07-23 | 1994-08-22 | 삼성전자 주식회사 | 분할된 입출력 라인을 갖는 데이타 전송회로 |
| JP3183541B2 (ja) * | 1991-10-22 | 2001-07-09 | シャープ株式会社 | 半導体記憶装置 |
| JPH08172169A (ja) * | 1994-12-16 | 1996-07-02 | Toshiba Microelectron Corp | 半導体記憶装置 |
| JPH10303387A (ja) * | 1997-04-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP1748443B1 (en) * | 2005-07-28 | 2008-05-14 | STMicroelectronics S.r.l. | A semiconductor memory device with a page buffer having an improved layout arrangement |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3814846A (en) * | 1972-01-20 | 1974-06-04 | Reticon Corp | High density photodetection array |
| US3909808A (en) * | 1974-12-23 | 1975-09-30 | Ibm | Minimum pitch mosfet decoder circuit configuration |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| JPS51113545A (en) * | 1975-03-31 | 1976-10-06 | Hitachi Ltd | Memory |
| DE2557165C3 (de) * | 1975-12-18 | 1979-01-18 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Decoderschaltung und ihre Anordnung zur Integrierung auf einem Halbleiterbaustein |
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
| US4045783A (en) * | 1976-04-12 | 1977-08-30 | Standard Microsystems Corporation | Mos one transistor cell ram having divided and balanced bit lines, coupled by regenerative flip-flop sense amplifiers, and balanced access circuitry |
| JPS5349969A (en) * | 1976-10-18 | 1978-05-06 | Hitachi Ltd | Semiconductor memory unit |
| DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
| DE2746336A1 (de) * | 1977-10-14 | 1979-04-19 | Siemens Ag | Dynamischer halbleiterspeicher mit einer matrix aus ein-transistor-speicherzellen |
| US4160275A (en) * | 1978-04-03 | 1979-07-03 | International Business Machines Corporation | Accessing arrangement for memories with small cells |
| DE2919166C2 (de) * | 1978-05-12 | 1986-01-02 | Nippon Electric Co., Ltd., Tokio/Tokyo | Speichervorrichtung |
-
1979
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