JPH03101152A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は多層配線構造を用いた半導体メモリに関する。

（従来の技術） 従来、例えばＡ　Ｓ　Ｉ　Ｃ（Ａｐｐｌｉｅａｉｉｏｎ
Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕ
ｉｔ）分野で、可変ビットタイプのメモリをスタンダー
ドセル方式で作るためには、半導体基板上に基本セルを
アレイ状に配置するが、この基本セルを考えた場合、通
常は情報を記憶する部分と、メモリセルを選択するため
のワード線により制御されるスイッチ素子とを持ち、上
記スイッチ素子は情報を記憶する部分と、メモリセルの
情報を伝達するためのビット線との間に挿入されている
。例えば基本セルを最小の面積で設計するためには、ワ
ード線をスイッチ素子の制御電極材料（例えばポリシリ
コン）で配線し、ビット線は第−層の金属配線（例えば
ｉ）により配線する。第５図が、６トランジスタ型のス
タティックメモリを考えた場合の回路例であり、第６図
がそのパターン平面図の一例である。これら図において
１はフリップフロップ型の情報記憶部、２はスイッチ素
子、Ｗ　・・Ｗ　はワード線、Ｂ１゜ｎ Ｂ１　・・・はビット線対である。

このようなメモリでは、例えばビット線は第−層の金属
配線により配線し、ワード線は、スイッチ素子の制御電
極材料での配線のみで配線する場合と、この配線のみで
なく、第二層の金属配線でスイッチ素子の制御電極材料
での配線を補う様に配線し、スルーホールにて第二層の
金属配線とスイッチ素子の制御電極材料の配線を接続す
る場合とがある。第７図、第８図がこの場合の等両回路
で、第９図、第１０図かパターン図の一例である。

ここで第７図と第９図が対応し、第８図と第１０図が対
応している。ここでＲ１−Ｒ５は例えばポリシリコンよ
りなるワード線Ｗの抵抗分、Ｃ１〜Ｃ５は容量分、Ｒ１
’　〜Ｒ５’　はワード線Ｗ′の抵抗分、ｃｔ’〜Ｃ５
’　は容量分、ｇｌ　〜ｇ　″は金属（例えばｌ）配線
、Ｑ’　、Ｂ’　〜Ｆ’　、Ｂ’−Ｆ″はワード線と金
属配線のコンタクト部、β′は上記金属配線Ω　　〜Ω
５′に相当する金属配線、ＢＩＴ、ＢＩＴはビット線対
、１１は基本セル（メモリセル）で、それぞれ−点鎖線
で囲われた部分が１つの基本セルとなる。

１２は配線Ｗ′とβ′をつなぐスルーホールで、上記コ
ンタクト部Ｑ’　、Ｂ’　〜Ｆ’　、Ｂ’〜Ｆ′のいず
れかに相当する。

即ち第７図、第９図のものは、メモリセルを選択するた
めのワード線と情報を記憶している部分さらにその情報
を伝えるビット線から成るメモリにおいて、ビット線Ｂ
ＩＴ、ＢＩＴを第−層の金属配線により配線し、ワード
線Ｗは、情報を記憶している部分のトランジスタのゲー
ト制御電極材料で配線する。また第８図、第１０図のも
のは、ワード線Ｗ′を上記トランジスタのゲート制御電
極材料のみで配線せずに、第二層の金属配線Ω′で配線
し、両者を結合するスルーホール１２をメモリセル毎に
設けて接続する。

（発明が解決しようとする課題） 上記のようなメモリでは、基本セル１１を選択するワー
ド線Ｗを、スイッチ索子２の制御電極材料のみで配線し
た場合、ワード線の立ち上り（立ち下り）が、上記スイ
ッチ素子の制御電極材料での配線の抵抗分とケート容量
、浮遊容量等によって伝搬遅延を生じてしまう。さらに
、上記理由による伝搬遅延は、スイッチ素子の制御電極
材料での配線の配線長に比例して増加する。このためメ
モリが大容量になるほど上記伝搬遅延は問題となり、メ
モリの性能を悪くしてしまう。例えば第７図の等両回路
は、スイッチ素子の制御電極材料の配線長が、ρ　、Ω
２．・・・の場合の抵抗とゲ■ ト容量、浮遊容量等の負荷を示したもので、点Ｑからの
距離１）　　、Ｎ　　ｌ）　　、・・・の点Ｂ、Ｃ。

１　　　　２　　　　３ Ｄ、・・・でのそれぞれの負荷が異なるため、点Ｑから
の伝搬遅延がそれぞれのＣＲ時定数によって異なる。す
なわち、上記配線長はメモリのアクセスタイムに影響を
与える要因の一つとなる。この問題は、配線を抵抗値の
大きい上記スイッチ素子の制御電極材料の配線から抵抗
値の小さい金属配線に変える事により、上記遅延をおさ
える事が可能である。例えば第８図はＱ′点からＱ′点
にスルーホールを設け、金属配線ρ　　、ρ　　、・・
・を２ 配線し各点Ｂ′とＢ’、Ｃ’　とＣ′・・・は、スルー
ホールにて接続した一例である。しかし、ワード線を金
属配線にて配線した場合、ワード線から基本セルのスイ
ッチ素子の制御電極材料とを接続するスルーホール１２
を設けることが必要となる。

このスルーホール１２によるコンタクト部を基本セル１
１毎に設けることは、基本セルのパターン面積が増すこ
とになり、メモリ全体の面積が第９図から第１０図の如
く増加してしまう。

そこで本発明の目的は、配線の遅延を小さく保持しなが
ら、パターン占有面積を小とし得る半導体メモリを得る
ことにある。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１）メモリセルが形成される基本セル内に配線された
ワード線が、ワード線Ｇｉ号の人力されるトランジスタ
のゲート電極配線及び金属配線をそなえ、これら両配線
の接続用スルーホールを、複数のメモリセルに対し、そ
の数より少ない個所に設けたことを特徴とする半導体メ
モリである。また本発明は、 （２）基本セルが前記メモリセルを構成することを特徴
とする上記（１）項に記載の半導体メモリである。また
本発明は、 （３）前記両配線の接続用スルーホールをメモリセル外
領域に設け、このメモリセル外領域内に、単結晶半導体
層と他の金属配線との接続用スルーホールを設けたこと
を特徴とする上記（１）または（２）項に記載の半導体
メモリである。また本発明は、 （４）前記複数のメモリセルは、基本セル内に前記両配
線間の接続用スルーホールを持つものと持たないものが
混合されたものであることを特徴とする上記（１）また
は（２）項に記載の半導体メモリである。また本発明は
、 （５）前記複数のメモリセルは、前記金属配線と単結晶
半導体層との間の接続用スルーホールを持つものと持た
ないものが混合されたものであることを特徴とする上記
（１）項または（４）に記載の半導体メモリである。

即ち本発明は、複数の基本セルをアレイ状に配置し、ワ
ード線と金属配線との接続、または単結晶半導体層と金
属配線との接続を行なうに当たり、上記接続のためのス
ルーホールを、ｎ　（ｎは「２」以上の整数）個のセル
につき１個の割合で設ける。

このようにすれば、スルーホールを大幅に省略できるか
ら、メモリＩＣの面積縮小が可能となる。

また上記金属配線は並列接続の形で設けられるから、信
号等の伝搬遅延を極小化できる。また電源ライン等のた
めに設けられた基板側の層は金属配線に補われて層電位
の安定化が図れるようになる。

（実施例） 第１図は本発明の第１実施例のパターン平面図であるが
、これは前記従来例とほとんど対応するので、対応個所
には同一？１号を用いかつ適宜添字を付しておく。本実
施例の特徴は、メモリセルを構成する基本セル１１□を
アレイ状に配置するか、ｎ個（ｎは２以上の整数）の基
本セル１１゜に１個の割合でスルーホールセル２１を設
け、ビット線ＢＩＴ、ＢＩＴを任意の配線層に金属配線
（ここでは第−雇人ρ）シ、ワード線Ｗ′はスイッチ索
子２（第５図参照）の制御電極材料（ここではポリシリ
コン）での配線Ｗ′上に平行に、ビット線と異なる任意
の配線層に金属配線（ここでは第２層Ａｌ！　）Ｊ　’
を施こす。上π己ワード線Ｗ′のスイッチ素子２の制御
電極材料での配線を上記金属配線Ω′は補う様に配線さ
れており、スルーホールセル２１のスルーホール１２１
によってスイッチ素子２の制御電極材料での配線Ｗ′と
金属配線ρ′とを接続している。

また拡散層による電源ライン２２も、上記ワード線によ
る場合と同様に金属配線ｇ″とスルーホールセル２１の
スルーホール１２２を介して接続されている。

第２図は本発明の他の実施例である。このちのは基本セ
ルとして、スルーホール１２，１２゜■ を待った基本セル１１２とスルーホールを持たない基本
セル１１３を用意し、後者の基本セル１１３をアレイ状
に配置し、その基本セルｎ個に１個の割合で前者の基本
セル１１２を配置したちので、ビット線ＢＩＴ、ＢＩＴ
およびワード線Ｗ′は第１図と同様に配線しており、前
者の基本セル１１□にてスイッチ素子２の制御電極材料
での配線Ｗ′と金属配線ｇ′をスルーホール１２１で接
続して、拡散層による電源ライン２２と金属配線Ｎ’　
　（この場合第二層ＡΩ）とをスルーホール１２２を介
して接続している。ここで基本セル１１２の長さＬｌと
基本セル１１３の長さＬ２とは、Ｌ　＞Ｌ２の関係にあ
るため、第１０図のも■ 　０ のより大幅に面積縮少か可能であり、電源２２系も金属
配線ρ″で安定化される。

第３図は本発明をＲＯＭに応用した場合の実施例のパタ
ーン平面図、第４図はその′：（Ｊ価回路図である。図
中Ｂ１〜Ｂ９はビット線で、例えば第１層ＡＲよりなる
。Ｗ１〜Ｗ７はワード線で、これらは例えばポリシリコ
ンライン３１と第２層ＡΩライン３２よりなる。３Ｂは
拡散層による電源ライン、３４は例えば第１層ＡΩより
なる電源ライン、３５はこれらライン３３．３４間をつ
なくためのスルーポール、３６は前記両ライン３１．３
２間をつなくためのスルーホールである。３７　と３７
２は共に一つの基本セルを示している。このＲＯＭの場
合も、スルーホールをもたない多数の基本セル３７２か
あり、また電源用金属配線３４かあるため、前実施例と
同様の効果か得られる。

［発明の効果］ 以上のように本発明によれば、ワード線をスイッチ素子
の制御電極材料のみて配線せずに、金１ 属配線を上記ワード線を補う様に任意の配線層に金属配
線し、この金属配線をワード線として用いた場合、上記
スイッチ素子の制御電極材料と金属配線との接続は、ｎ
個の基本セル毎に１個の割合でスルーホールを設けるこ
とにより、スイッチ素子の制御電極材料のみの配線に比
べてＣＲの伝搬遅延を低減できる。またＲＯＭの場合に
は基本電位を安定させるための拡散がメモリセルアレイ
間に挿入されていた。この場合にも、ワード線の伝搬遅
延を減少させるために、ワード線を多層配線し、アクセ
スタイムを向上させることが可能であり、多層配線の結
線用スルーポール３５を第４図に示した様に基板拡散領
域に形成することにより、面積の増加を最少におさえる
ことかできる。

さらに、電源ラインにも同様のスルーホールを設けるこ
とで電源抵抗をおさえ、電源ノイズを低減させて、動作
か安定する。このことは、電源ラインに接続される基板
とかウェル等の」′導体層でも同様のことが云える。し
かも、スルーホールを持ったセルを挿入する間隔はユー
ザーの要求する２ アクセスタイムから容易に求められ、比較的長いアクセ
スタイムが許容される場合にはその間隔を大き（し、Ｃ
Ｒによる伝搬遅延は長くなるが、スルーホールを持った
領域の面積を減少させ、動作速度は遅いが小さなメモリ
を提供できる。また、短かいアクセスタイムが要求され
た場合には、その間隔を小さくし、ＣＲによる伝搬遅延
は短かくなり、スルーホールを持った領域の面積が増す
が、動作速度は速くなる等の利点かある。

【図面の簡単な説明】

第１図ないし第３図は本発明の各実施例のパターン平面
図、第４図は第３図の等価回路図、第５図はスタティッ
クメモリ回路図、第６図は同パターン平面図、第７図、
第８図は第５図のワード線部の等価回路図、第９図、第
１０図は第７図。 第８図の等価回路図である。 １１　．１１　．１１　．３７　．３７２・・・基１　
　２　　３　　１ 本セル、１２　．１２　．３５．３６・・・スルーホ２ ル、２１・・・スルーホールセル、Ｗ′・・・ワード線
、ρ′、３４・・・金属配線。 ３ ０９−

Claims (5)

【特許請求の範囲】
1. （１）メモリセルが形成される基本セル内に配線された
   ワード線が、ワード線信号の入力されるトランジスタの
   ゲート電極配線及び金属配線をそなえ、これら両配線の
   接続用スルーホールを、複数のメモリセルに対し、その
   数より少ない個所に設けたことを特徴とする半導体メモ
   リ。
2. （２）前記基本セルが前記メモリセルを構成することを
   特徴とする請求項１に記載の半導体メモリ。
3. （３）前記両配線の接続用スルーホールをメモリセル外
   領域に設け、このメモリセル外領域内に、単結晶半導体
   層と他の金属配線との接続用スルーホールを設けたこと
   を特徴とする請求項１または２に記載の半導体メモリ。
4. （４）前記複数のメモリセルは、基本セル内に前記両配
   線間の接続用スルーホールを持つものと持たないものが
   混合されたものであることを特徴とする請求項１または
   ２に記載の半導体メモリ。
5. （５）前記複数のメモリセルは、前記金属配線と単結晶
   半導体層との間の接続用スルーホールを持つものと持た
   ないものが混合されたものであることを特徴とする請求
   項１または４に記載の半導体メモリ。