JPS61267347A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61267347A JPS61267347A JP10952085A JP10952085A JPS61267347A JP S61267347 A JPS61267347 A JP S61267347A JP 10952085 A JP10952085 A JP 10952085A JP 10952085 A JP10952085 A JP 10952085A JP S61267347 A JPS61267347 A JP S61267347A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- polycrystalline silicon
- films
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野）
本発明は、半導体集積回路に係り、特に配線の低抵抗化
とステップカバレージの向上とを同時に満足させた′４
′轡体装置に関する。
とステップカバレージの向上とを同時に満足させた′４
′轡体装置に関する。
一般に」′導体集積回路にお（）る回路構成のための配
線には、アルミニウム、不純物を拡散させたポリシリコ
ン或いはモリブデンやチタン等の高融点金属ｔ′にとが
利用されている。アルミニウムは上記高融点金属などに
比較し電気ＩＩ（抗が低くしがも柔軟でステップカバレ
ージもそれ程悪（ないため集積回路の配線には好適なの
であるが、融点が低いため（５００℃稈疫）に配線後に
熱■稈を加えることができない。従って、高密度集積比
のためには多層配線が必要（計すかかわらず、アルミニ
ウムでの多層配線は非常に難しい。ぞこで多層配線にお
いては、最上層にはアルミ配線を使用し下層の配線には
ポリシリ」ンや高融点金属又はぞの化合物が一般に使用
されている。
線には、アルミニウム、不純物を拡散させたポリシリコ
ン或いはモリブデンやチタン等の高融点金属ｔ′にとが
利用されている。アルミニウムは上記高融点金属などに
比較し電気ＩＩ（抗が低くしがも柔軟でステップカバレ
ージもそれ程悪（ないため集積回路の配線には好適なの
であるが、融点が低いため（５００℃稈疫）に配線後に
熱■稈を加えることができない。従って、高密度集積比
のためには多層配線が必要（計すかかわらず、アルミニ
ウムでの多層配線は非常に難しい。ぞこで多層配線にお
いては、最上層にはアルミ配線を使用し下層の配線には
ポリシリ」ンや高融点金属又はぞの化合物が一般に使用
されている。
第２図は、この上うイｆ多層配線を有する従来の半導体
装置の配線Ｍ４造をダイノミツクＲＡＭを例にして示し
た断面図で・ある。
装置の配線Ｍ４造をダイノミツクＲＡＭを例にして示し
た断面図で・ある。
同図に示されるＪ、うに、ＲＡＭの各メモリセルは、Ｐ
型半導体基板１０内に形成されたＮ 型拡散層をソース
１９とドレイン２０とりるＭＯＳ ｌ〜ランジスタど、
ドレイン２０に隣接して形成されたＮ−型拡散層１２に
第１グー１〜Ｍ化Ｍｌ！１１を介して取付けられた。１
−ヤパシタ雷極１３とから構成されている。ＲＡＭのワ
ード線を構成する各ＭＯ８ｌ−ランジスタのグー１−電
極２８は、電気抵抗を下げるためにポリシリコン膜１５
の上に高融点金属又はその化合物から成る金属膜１６を
積層したいわゆるポリシーイド構造で形成されている。
型半導体基板１０内に形成されたＮ 型拡散層をソース
１９とドレイン２０とりるＭＯＳ ｌ〜ランジスタど、
ドレイン２０に隣接して形成されたＮ−型拡散層１２に
第１グー１〜Ｍ化Ｍｌ！１１を介して取付けられた。１
−ヤパシタ雷極１３とから構成されている。ＲＡＭのワ
ード線を構成する各ＭＯ８ｌ−ランジスタのグー１−電
極２８は、電気抵抗を下げるためにポリシリコン膜１５
の上に高融点金属又はその化合物から成る金属膜１６を
積層したいわゆるポリシーイド構造で形成されている。
このグーし・電極２８の」一方にはＭＯ８Ｉ−ランジス
タのソース１９に接続されたビット線２９が設けられて
おり、これもポリシリコン膜２２に金属ＦｒＪ２３を積
層したボリリイド１１４造で形成されている。更に、ビ
ット線２９のＶ方には、グー］・電極２８に接続され（
接続状況は図示ｌず）だアルミ配線２７が設けられてお
り、このゲート電極２８どアルミ配線２７とでワード線
が構成されている。アル１ ミ配線２７はワード
線の電気抵抗を更に低下させるよう機能する。
タのソース１９に接続されたビット線２９が設けられて
おり、これもポリシリコン膜２２に金属ＦｒＪ２３を積
層したボリリイド１１４造で形成されている。更に、ビ
ット線２９のＶ方には、グー］・電極２８に接続され（
接続状況は図示ｌず）だアルミ配線２７が設けられてお
り、このゲート電極２８どアルミ配線２７とでワード線
が構成されている。アル１ ミ配線２７はワード
線の電気抵抗を更に低下させるよう機能する。
ところが、このＪ、うイ１従来の配線描）；５においで
は、配線の１１（抵抗化のために使用されているポリリ
”イド構造にお【）る高融点金属やその化合物から成る
金属膜が、その硬度が高いために段差部においでクラッ
クが人−）たり断ち切れＩこりし易いというステップカ
バレージの悪さが問題に成っている。
は、配線の１１（抵抗化のために使用されているポリリ
”イド構造にお【）る高融点金属やその化合物から成る
金属膜が、その硬度が高いために段差部においでクラッ
クが人−）たり断ち切れＩこりし易いというステップカ
バレージの悪さが問題に成っている。
本発明は上記問題点に鑑みイ１されたもので、配線を低
抵抗化さけるとともにそのステップカバレージを向上さ
けた崖導体装置を提供覆ることを目的どする。
抵抗化さけるとともにそのステップカバレージを向上さ
けた崖導体装置を提供覆ることを目的どする。
１龍目的を達成りるため本発明は、一層のポリシリコン
膜 化合物の層から成る三層構造の配線を備えた半導体装Ｆ
？を構成したものである。
膜 化合物の層から成る三層構造の配線を備えた半導体装Ｆ
？を構成したものである。
以下、図面に示す実施例により本発明を説明する。
第１図は、本発明を第２図ど同一・構造のダイナミンク
ＲＡＭに適用した一実施例の配線構造を示す断面図ｒあ
り、第２図と同一物には同一符号を付しである。
ＲＡＭに適用した一実施例の配線構造を示す断面図ｒあ
り、第２図と同一物には同一符号を付しである。
第１図において、ρ型半導体基板１０表面に第１グー１
〜酸化膜１１を形成した後、基板１０の所定表面領域に
リン等の熱拡散を行つＵＮ−型拡散層１２を形成する。
〜酸化膜１１を形成した後、基板１０の所定表面領域に
リン等の熱拡散を行つＵＮ−型拡散層１２を形成する。
次に、第１ゲート酸化膜１１表面上にポリシリ−コンの
層を気相成長法等により形成し、これにリン等のイオン
注入を行い写真触法等によりキャパシタ電極１３を形成
する。
層を気相成長法等により形成し、これにリン等のイオン
注入を行い写真触法等によりキャパシタ電極１３を形成
する。
その後、ＭＯＳトランジスタを形成すべき領域における
第１ゲーＩ−酸化膜１１を取り除いた後、第２ゲート酸
化膜１４を形成する。そして、第２ゲー１− Ｍ化膜１
４表面上にポリシリ−］ン膜１５を気相成長法等により
形成し、このポリシリコン膜１５表面上に高融点金属や
その化合物から成る金属膜１６をスパッタ法等により形
成する。この金属膜１６は例えばモリブデンシリサイド
やヂタンシリザイド等からなり、ポリシリコン膜１５と
オーミックコンタク１へ性を１りるにうに形成される。
第１ゲーＩ−酸化膜１１を取り除いた後、第２ゲート酸
化膜１４を形成する。そして、第２ゲー１− Ｍ化膜１
４表面上にポリシリ−］ン膜１５を気相成長法等により
形成し、このポリシリコン膜１５表面上に高融点金属や
その化合物から成る金属膜１６をスパッタ法等により形
成する。この金属膜１６は例えばモリブデンシリサイド
やヂタンシリザイド等からなり、ポリシリコン膜１５と
オーミックコンタク１へ性を１りるにうに形成される。
さらに、金属膜１６表面１−にポリシリｌコン膜１７を
気相成長法ｑにより形成し、このポリシリコン膜１７表
面１−からリン等の不純物をＦ層のポリシリコン膜１５
まで到達するようにイオン注入し写真蝕刻法等を用いて
ゲート・電Ｊ！ｉ １８を形成り−る。
気相成長法ｑにより形成し、このポリシリコン膜１７表
面１−からリン等の不純物をＦ層のポリシリコン膜１５
まで到達するようにイオン注入し写真蝕刻法等を用いて
ゲート・電Ｊ！ｉ １８を形成り−る。
これにより、二層のポリシリコン膜１５，１７及びこの
ポリシリ］ンＩＩ！Ｊ１５．１７間に形成された金属膜
１６から成る三相構造のゲート電極１８が形成される。
ポリシリ］ンＩＩ！Ｊ１５．１７間に形成された金属膜
１６から成る三相構造のゲート電極１８が形成される。
このゲート電極１８は図面に垂直な方向に延びている。
このグー１〜電極１８を形成した後、基板１０の所定の
表面領域にリン拡散を行ってＮ＋型拡改層であるソース
１９及びドレイン２０を形成する。
表面領域にリン拡散を行ってＮ＋型拡改層であるソース
１９及びドレイン２０を形成する。
次に、これらの上に酸化膜２１を成長させそのソース１
９に対応する位置に］ンタク１〜ホールを開【フた後、
酸化膜２１表面」−にグー１〜電極１８と同様の方法で
ポリシリコン膜２２、金属膜２３及びポリシリコン膜２
／Ｉを順次堆積し三層構造のピッ１〜線２５を形成する
。このビット線２５はゲート電極１８に直行する方向へ
延びている。
９に対応する位置に］ンタク１〜ホールを開【フた後、
酸化膜２１表面」−にグー１〜電極１８と同様の方法で
ポリシリコン膜２２、金属膜２３及びポリシリコン膜２
／Ｉを順次堆積し三層構造のピッ１〜線２５を形成する
。このビット線２５はゲート電極１８に直行する方向へ
延びている。
その後、これらのトに更に酸化膜２６を形成した後、酸
化膜２６．２１を員いてゲート電極１６への］ンタク１
−ホール（図示「ず）を所定箇所に聞ける。そして、酸
化膜２６表面上にシリコンをドープしたアルミ膜を形成
し写負蝕刻法等を用いてアルミ配線２７を形成する。こ
のアルミ配線２７はグーｌ−電極１８に平行に延びでお
り、前記］ンタ］トボールを通ってゲート電極１８に接
続されている。このゲート電極１８とアルミ配線２７と
でワード線が構成されている。
化膜２６．２１を員いてゲート電極１６への］ンタク１
−ホール（図示「ず）を所定箇所に聞ける。そして、酸
化膜２６表面上にシリコンをドープしたアルミ膜を形成
し写負蝕刻法等を用いてアルミ配線２７を形成する。こ
のアルミ配線２７はグーｌ−電極１８に平行に延びでお
り、前記］ンタ］トボールを通ってゲート電極１８に接
続されている。このゲート電極１８とアルミ配線２７と
でワード線が構成されている。
このようにして構成され／、： ＲＡ ＭにおいＣは、
ビット線２５及びワード線を構成づるゲート電極１８ど
がポリシリコン膜１５．２２の上に金属膜１６．２３を
積層した構造となっているためこれらの電気抵抗は従来
のポリ１ノイド構造の場合と同程度に低抵抗となる。更
に、金属膜１６．２３の上にポリシリコン膜１７．２４
を重ねで金属膜１６．２３を補強するようにしでいるの
でポリシリ：１ンのみでピッ１−線２５やグー１−電極
１８を形成した場合に近いステップカバレージが得られ
る。
ビット線２５及びワード線を構成づるゲート電極１８ど
がポリシリコン膜１５．２２の上に金属膜１６．２３を
積層した構造となっているためこれらの電気抵抗は従来
のポリ１ノイド構造の場合と同程度に低抵抗となる。更
に、金属膜１６．２３の上にポリシリコン膜１７．２４
を重ねで金属膜１６．２３を補強するようにしでいるの
でポリシリ：１ンのみでピッ１−線２５やグー１−電極
１８を形成した場合に近いステップカバレージが得られ
る。
〔発明の効果）
以上説明したように本発明にＪ：れば、配線を二層のポ
リシリコン膜及びこのポリシリ−１ン膜の間に形成され
た高融点金属又はその化合物から成る三Ｎ ４’４３４
ａど１ノているｌζめ、低抵抗でかつステップカバレー
ジのＱい配線を得ることができる。
リシリコン膜及びこのポリシリ−１ン膜の間に形成され
た高融点金属又はその化合物から成る三Ｎ ４’４３４
ａど１ノているｌζめ、低抵抗でかつステップカバレー
ジのＱい配線を得ることができる。
第１図は本発明に係る半導体装置の一実施例の構造を承
り断面図、第２図は従来の半導体装置の構造を示す断面
図ぐある。 １０・・・半導体Ｖ板、１５．１７．２２．２４・・・
ポリシリ−１ン膜、１６．２３・・・金属膜、１８・・
・ゲート電極、２５・・・ピッ］へ線。
り断面図、第２図は従来の半導体装置の構造を示す断面
図ぐある。 １０・・・半導体Ｖ板、１５．１７．２２．２４・・・
ポリシリ−１ン膜、１６．２３・・・金属膜、１８・・
・ゲート電極、２５・・・ピッ］へ線。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に二層の多結晶シリコン膜及びこの二
層の多結晶シリコン膜の間に形成された高融点金属又は
この高融点金属の化合物からなる三層構造の配線を備え
た半導体装置。 ２、多層に複数の配線を有し最上層の配線はアルミ配線
であり最上層以外の配線は二層の多結晶シリコン膜及び
この二層の多結晶シリコン膜の間に形成された高融点金
属層又はこの高融点金属の化合物からなる三層構造とな
っている特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10952085A JPS61267347A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10952085A JPS61267347A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267347A true JPS61267347A (ja) | 1986-11-26 |
Family
ID=14512339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10952085A Pending JPS61267347A (ja) | 1985-05-22 | 1985-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0421168A3 (en) * | 1989-09-13 | 1994-07-13 | Toshiba Kk | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
-
1985
- 1985-05-22 JP JP10952085A patent/JPS61267347A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0421168A3 (en) * | 1989-09-13 | 1994-07-13 | Toshiba Kk | Semiconductor memory with metallic interconnection layer of the same potential as the word line and connected thereto outside of the memory cell region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| US6603203B2 (en) | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same | |
| KR100199258B1 (ko) | 반도체집적회로장치 | |
| US5930624A (en) | Method of producing semiconductor integrated circuit device having switching MISFET and capacitor element including wiring | |
| US5744394A (en) | Method for fabricating a semiconductor device having copper layer | |
| US5880020A (en) | Method of making a semiconductor device having local connections formed by conductive plugs | |
| US4803534A (en) | Semiconductor device sram to prevent out-diffusion | |
| JPH06275724A (ja) | 半導体装置およびその製造方法 | |
| JP2894740B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPS62174968A (ja) | 半導体装置 | |
| JP4148615B2 (ja) | 半導体装置の製造方法 | |
| JPH0818011A (ja) | 半導体装置及びその製造方法 | |
| JP2805765B2 (ja) | 半導体メモリ装置 | |
| JPH07109874B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61267347A (ja) | 半導体装置 | |
| JP2970858B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2679146B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2531345B2 (ja) | 半導体記憶装置 | |
| JPH02288361A (ja) | 半導体装置 | |
| JP3013407B2 (ja) | 半導体メモリ装置 | |
| JPH02257671A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH01248558A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH05211131A (ja) | 半導体装置 | |
| JPS60234360A (ja) | 半導体記憶装置 | |
| JPH02237062A (ja) | 半導体装置の製造方法 |