JPH07114260B2 - コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法 - Google Patents

コップ状のポリシリコン貯蔵電極を有するスタック構造のｄｒａｍセル，およびその製造方法

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JPH07114260B2
JPH07114260B2 JP2254020A JP25402090A JPH07114260B2 JP H07114260 B2 JPH07114260 B2 JP H07114260B2 JP 2254020 A JP2254020 A JP 2254020A JP 25402090 A JP25402090 A JP 25402090A JP H07114260 B2 JPH07114260 B2 JP H07114260B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタック（stack）構造のメモリセルに係り、
特に、16M、64M DRAM（Dynamic Random Access Memor
y）セルに適用しているコップ状のポリシリコン貯蔵電
極を有するスタック構造のDRAMセルとその製造方法に関
する。
〔背景技術〕
最近半導体メモリ素子は1MDRAMが量産段階にあり、4MDR
AMはパイロットプロダクション（pilot production）段
階に来ており、16MDRAMは新製品の段階に来ており、64M
DRAM等も続いて開発されつつある実情にある。そして、
この様な大容量の記憶素子（DRAM）を開発するためには
写真転写技術や薄膜形成技術の様な基本技術の発展が先
行すべきことはもちろん、それと同時にDRAM構造の基本
要素であるDRAMセルの開発も共になさねばならない事は
既に周知である。
この要求に鑑みDRAMセルが初期の平面構造においてスタ
ックや溝（Trench）の構造のように３次元状の貯蔵キャ
パシタ構造をもつかまたは新たな形態のメモリセル構造
等で多くの変化を重ね工程が許す範囲で可能な面積効率
を極大化する方向に進行しつつある。
そして構造の容易性、アルファー（α）粒子への免疫性
（immune）等に困って最近では高集積DRAMセルにスタッ
ク構造を選好している。
既存のスタック型セルを製造する工程において貯蔵電極
の面積を増加させるに当り、制約条件としては貯蔵電極
の面積と高さである。
ビットラインとトランスファトランジスタのドレインと
の接触のためキャパシタの面積を接触領域以上まで増加
させることが出来ないと共に貯蔵電極の面積を増加させ
るために貯蔵電極を高くすればビットラインの接触に困
難に興えさせた。
〔発明が解決しようとする課題〕
第１図（ａ）は従来のスタック構造DRAMを示し、ストレ
ージノード（Storage Node）を高くする場合ビットライ
ンステップカバレージ（Bit Line Step Coverage）が悪
くなり、ビットラインコンタクト（Contact）面積を確
保せねばならないので、今の貯蔵電極よりももっと拡張
することが出来なくする。
第１図の（ｂ）は日本の三菱社で提案し1989年VLSIシム
ポジウム（Symposium）に発表されたDRAMセルであって
ストレージノード（Node）状をシリンダー形態にしてシ
リンダーの内部と外部を電荷貯蔵キャパシタに利用した
スタック構造DRAMセルである。
これはポリシリコンスペーサを利用してシリンダー型ス
トレージノードをつくることにより、シリンダーノード
の厚さを最小線幅（Minimum Design Rule）以下に形成
させることができ電極形成面積を大きくする。
しかしながら、ストレージノードを高める場合、ビット
ラインステップカバレージが問題になり、ビットライン
コンタクト形成面積のためストレージノードを側面に広
められない。またシリンダー型ノードとノードコンタク
ト上のパッドポリシリコンとオーバーレーアキュラシ
（Overlay Accuracy）問題のためシリンダー型ノードを
パッドポリシリコンより充分に少なくしなければならな
い問題があった。
ここではビットライン接触のためにタングステンプラグ
（Ｗ−plug）を使用し、1.5μm2のセル面積で５μｍの
有効酸化膜と1.5μｍの貯蔵電極の高さに30fFの貯蔵キ
ャパシタの値を得た。
しかし上記の様なスタック構造のDRAMはその製造工程が
複雑でマスク層の数が増加する等の問題があった。
第１図（ｃ）は日立社のDASH（Diagonal Active stacke
d capacitor cell with a Highlypacked storage nod
e）セルを示し、アックティブ領域をビットラインと45
℃に通るようにし貯蔵電極よりもビットラインを先に形
成した後ストレージノードを形成する構造である。
しかしビットラインを先に形成する方法を用いることに
よりビットラインコンタクト領域の上部まで貯蔵電極を
形成することができるメリットがあるがストレージノー
ドの形態が既存のスタック構造の電極（Electrode）を
そのまま用いることにより64M級のDRAMセルとしては不
適である。
この様な点により本発明は高集積半導体DRAM製造のため
に面積効率が増大されるようにしたコップ状のポリシリ
コン貯蔵電極をもつスタック構造のDRAMセルとその製造
方法を提供するのに目的がある。
〔課題を解決するための手段〕
この点をなすため本発明はトランスファトランジスタを
先につくり、ビットラインを形成した後、次いでセルと
セルの間に工程の最小線幅で酸化膜格子（Grid）を形成
した後、これを利用してポリシリコン貯蔵電極を一つま
たは二重にコップ状で形成させDRAMセルのキャパシタ用
ストレージノードを作るスタック構造DRAMセルとして既
存のスタック構造DRAMセルよりはるかにキャパシタ面積
を広めた（拡張した）ものである。
〔実施例〕
第２図は本発明の製造工程を示したもので、一つのコッ
プ状をなした実施例１の製造方法を詳細に図示した。
（ａ）図は活性化領域を定義した状態のもので、Ｐ型シ
リコン基板１の上面にパット酸化膜２と窒化シリコン膜
３をそれぞれ25nm、100nm程度の膜厚で塗布した後、活
性化領域を除外した全ての領域の窒化シリコン膜３をエ
ッチングし次いでボロン（boron）を60keVのエネルギー
と3E13cm-2の線量（dose）でイオン注入したものであ
る。
（ｂ）図はフィールド酸化膜を形成する状態を示し、ボ
ロンをイオン注入した状態にてフィールド酸化膜５をLo
cos（Local Oxidation of Silicon）方法またはSWAMI
（Side Wall Isolation）等の方法で活性化領域を除外
した領域に500nm程度の膜厚で成長しながら下端にＰ型
拡散層４を形成した後残りの窒化シリコン膜３を湿式エ
ッチングで除去し酸化膜２でバッファされた（buffere
d）HFで除去したものである。
（ｃ）図はゲート及び酸化膜側壁スペーサーを形成する
状態を示し、ゲート酸化膜６を熱酸化法によってTCA（T
ri chlorethane）を微少量を添加する雰囲気で10nm程度
の厚さで成長し、多結晶シリコン層７を低圧・化学的気
相蒸着方法（Low pressure chemical Vaper Deposition
Method）で300nm程度の膜厚で蒸着しpoc13の雰囲気でN
+ドーピングさせた後、洗滌する。
そしてLTO8を300nm程度に塗布した後、ゲートマスクを
利用してLTO8、多結晶シリコン層７の順に乾式エッチン
グし次いで再びLTOを300nm程度塗布しRIE方法でエッチ
ングし酸化膜側壁スペーサー９を残すようにしたもので
ある。
（ｄ）図はビットラインを形成する状態を示したもの
で、先に定義したゲート領域を除外した部分すなわちソ
ースとドレインの部分を砒素（As）イオンを利用して50
keVのエネルギーにIE16cm-2のドースでイオン注入を行
いRTP（Reapid Thermal Processor）で1100℃10秒程度
熱処理しソースとドレイン14を形成する。
次にポリシリコンを低圧・化学的気相蒸着方法で300nm
の膜厚に塗布しpoc13の雰囲気でドーピングし洗滌して
その上にTiSi2.6またはWSi2を100nm程度の膜厚に塗布し
RTPで800℃の温度で30秒間熱処理しながらビットライン
用ポリサイド層10を形成する。
その上にLTO12を300nm程度の厚さで塗布した後ビットラ
インマスクとしてビットラインを定義し次いで、LTO1
2、ポリサイド層10の順に乾式エッチングした後再度LTO
を300nm程度の膜厚に塗布しその膜厚位乾式エッチング
することによりビットライン側壁スペーサ13を形成し貯
蔵電極とプレート電極ビットラインの間のアイソレーシ
ョン（Isolation）の役割をするようになる。
この際は、活性化領域を第６図に示したようにＶ字構造
の形態で配列した。ビットラインを貯蔵電極より先に作
るために一般に多く用いられる方法中の一つであるビッ
トラインが活性化領域の長さの方向に形成しながら活性
化領域とのビットライン接触のためにビットラインがわ
ずか突出した形態の構造を取ることができる活性化領域
をＶ字にすればアクティブの面積を減少させることがで
きジャンクションリーケイジ及びジャンクションキャパ
シタンスで利益になる。
次に窒化シリコン膜11を50〜100nm程度の膜厚で塗布す
るがこの窒化シリコン膜11はグリッド状の酸化膜を形成
する際、酸化膜のエッチ停止層（Etch stop layer）と
して利用する。
（ｅ）図は電荷貯蔵電極を形成するためのグリッド状の
酸化膜を形成する状態を示し、窒化シリコン膜11を塗布
し次いでトランジスタのソース部分と貯蔵電極間の接触
部位15を充分大きく定義し窒化シリコン膜をエッチング
しポリシリコン蒸着時電極形成とソース接触が同時に行
なわれセルフアラインメントコンタクト（Self alignme
ntcontact）になる。
そして酸化膜を化学的気相蒸着（CVD）法で１〜２μｍ
程度に蒸着した後最小線幅でパターンを形成しながらエ
ッチングしグリッド状の酸化膜16を形成する。この際グ
リッド状の酸化膜16の線幅がせまければせまい程電荷電
極の形成面積が広くなるのでリフトオフ（Lift off）又
はMLR（Multi Layer Resist）工程、オバーエクスポー
ス（Over Expose）等であるが、その他にアドバンスド
リソグラフィ（Advenced Lithography）技術等の可能な
る方法で屈曲の有る面の上にせまい幅の酸化膜パターン
を形成させるのが重要である。
（ｆ）図はポリシリコン電極を形成する状態を示し、グ
リッド状の酸化膜16を形成した後ポリシリコンを50〜10
0nm程度の膜厚に蒸着し電荷貯蔵用電極であるポリシリ
コン電極17を形成した。
（ｇ）図は電荷貯蔵用電極が隣接するセルと分離させる
状態を示し、液状の感光膜（Photo Resist）18をグリッ
ド状の酸化膜16の高さより高く次いでフォトレジスト18
を02プラズマ雰囲気でエッチバックしグリッド状の酸化
膜の上部にある上端部のポリシリコンのみエッチングさ
れながら隣接のセルと相互分離されコップ状の貯蔵電極
が作られることになる。
この際底部にある下端部のポリシリコンはそのまま残っ
ていながら、ポリシリコン電極17とトランジスタのソー
スが互いに連結された状態になるようにした。
（ｈ）図は電荷貯蔵用電極を露出させる状態を示したも
ので、液状の感光膜18を除去した後、グリッド状の酸化
膜16を湿式エッチングして全てを除外し電荷貯蔵用電極
であるポリシリコン電極17が露出されるようにした。そ
して露出されたポリシリコン電極17を400Å程度の犠牲
酸化膜（Sacrificial Oxide）を成長させた後エッチン
グしてポリシリコン電極17の表面を滑らかに（平滑化）
した後（smooth）poc13等の雰囲気でN+ドーピングし洗
滌した後キャパシタ誘電膜19を４〜8nm程度の膜厚で薄
く形成したこのときのキャパシタ誘電膜19はONO（酸化
膜／窒化シリコン膜／酸化膜）またはNO（窒化シリコン
膜／酸化膜）の構造を利用する。
そしてキャパシタ誘電膜19の外面にプレート用ポリシリ
コンを蒸着しやはりpoc13でドーピングした後プレート
マスクに定義しエッチングを行いプレート電極20を形成
することにより第３図に示したように一つのコップ型貯
蔵電極をもつスタック構造のDRAMセルの製作を完了す
る。
第４図は本発明の実施例２に対する製造工程を示し製造
工程（ａ）〜（ｆ）までは実施例１の（ａ）〜（ｆ）と
同一である。
（ｇ）図は酸化膜側壁スペーサ（side all spacer）を
形成する状態を示すもので、ポリシリコン電極17を蒸着
し次いで酸化膜を化学的気相蒸着法で50〜100nm程度の
膜厚で塗布し次いで反応性イオン腐蝕（RIE;Reactive I
on Etching）法で乾式エッチングし酸化膜側壁スペーサ
21を残すことになる。
（ｈ）図は第２のポリシリコン電極を形成する状態を示
し、酸化膜側壁スペーサー21が形成された後に電荷貯蔵
用電極でポリシリコンを２回目に薄く蒸着するが、この
ときのポリシリコンは１回目のポリシリコン電極17と同
一の厚さで蒸着し第２のポリシリコン電極22を形成し
た。
（ｉ）図は電荷貯蔵用側壁電極に隣接するセルと互いに
分離させる状態を示したもので、第２図の（ｇ）での様
に液状の感光膜（photo Resist）18を利用してグリッド
状の酸化膜16の上端部にあるポリシリコンをエッチング
し隣接するセルと互いに電極を分離させる。
この様にしてコップ型の電極が重なっている二重コップ
状の貯蔵電極が作られることになる。
前述の実施例１と同様の工程でキャパシタ誘電膜19を形
成しプレート電極20を形成させると第５図に示したよう
な二重コップ状をしたスタック構造のDRAMセルが完成さ
れる。
第６図はDRAMセルの配列状態を示したもので、24はワー
ドライン、25はビットライン、26は貯蔵電極接触部位、
27は活性化領域（Active region）、28はビットライン
接触、29はグリッド状の酸化膜マスク或いは貯蔵電極、
30はキャパシタプレートをそれぞれ表わす。
〔発明の効果〕
従って本発明はトランスファトランジスタを先に作り、
ビットラインを形成し次いでセルとセルとの間に工程の
最小線幅でグリッド状の酸化膜を高く形成した後、ポリ
シリコンを蒸着し次いでフォトレジストを塗布しエッチ
バックして酸化膜の上端部のポリシリコンをRIEエッチ
ングしポリシリコンサイドウォルを残しコップ状のスト
レージノードを形成するかまたは、グリット状の酸化膜
にポリシリコンと、CVD酸化膜を逐次蒸着し、RIE法で酸
化膜をエッチングして酸化膜スペーサーを形成しもう一
度ポリシリコン蒸着した後、フォトレジストを塗布しエ
ッチングしてグリッド状の酸化膜の上端部のフォトレジ
ストと二重のポリシリコンを順にRIEエッチングし二重
のコップ状の貯蔵電極をもつようにすることにより、貯
蔵電極の高さが最大に高くなりながら面積も拡張され面
積効率が増大されることはもちろん、従来のスタック構
造のマスク層（Layer）数と等しいマスク数でＩ工程が
可能になりその構造も簡単であることが分かる。
【図面の簡単な説明】
第１図の（ａ）は従来のスタック構造DRAMセルの断面
図。 （ｂ）は従来のシリコン型貯蔵電極を有するスタック構
造のDRAMセルの断面図。 （ｃ）は従来のDASH（Diagonal Active Stacked Capait
or Cell With a Highy−packed Storagenode）構造のDR
AMセルの断面図。 第２図の（ａ）〜（ｈ）は本発明実施例１の製造過程を
示す断面図。 第３図は本発明の実施例１で一つのコップ（cup）状を
もったスタック構造DRAMセルの断面図。 第４図の（ａ）〜（ｉ）は本発明実施例２の製造過程を
示す断面図。 第５図は本発明の実施例２で二重のコップ状を有するス
ッタク構造DRAMセルの断面図。 第６図は本発明の配列状態（Layout）を示す概略図。 符号の説明 １……シリコン基板 ５……フィールド酸化膜 ６……ゲート酸化膜 ７……多結晶シリコン層（ワードライン） ９……ゲート側壁スペーサー 10……ポリサイド層（ビットライン） 11……窒化シリコン膜 13……ビットライン側壁スペーサー 14……ソースとドレイン 16……グリッド状の酸化膜 17……ポリシリコン電極 18……感光膜 19……キャパシタ誘電膜 20……プレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 (56)参考文献 特開 平３−64068（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】Ｐ型シリコン基板（１）上に活性化領域を
    定義するステップと、 トランジスタを形成し次いでビットライン用にポリサイ
    ド層（10）を形成するステップと、 エッチ停止層に窒化シリコン膜（11）をソースドレイン
    領域（14）の上部を除いた残りの部分に50〜100nm程度
    塗布するステップと、 トランジスタのソースと貯蔵電極間の接触部位（15）を
    定義し最小線幅にグリッド状の酸化膜（16）をポリサイ
    ド層（10）の上部の窒化シリコン膜（11）の上部に形成
    するステップと、 電荷貯蔵用のポリシリコン電極（17）を50〜100nmに蒸
    着し次いで酸化膜を塗布し乾式エッチングして酸化膜側
    壁スペーサー（21）を形成するステップと、 第２のポリシリコン電極（22）を蒸着し、次いで液状の
    感光膜（18）を塗布し、ポリシリコンをエッチバックし
    て二重のポリシリコン電極を形成するステップと、 ポリシリコン電極（17）、（22）をN+に塗布し、キャパ
    シタ用誘電膜（19）を形成し、次いでプレート用電極
    （20）を定義するステップ等によって製造されることを
    特徴とするコップ状のポリシリコン貯蔵電極を有するス
    タック構造のDRAMセル。
  2. 【請求項２】Ｐ型シリコン基板（１）上に活性化領域を
    定義するステップと、 トランジスタを形成して次いでビットライン用にポリサ
    イド層（10）を形成するステップと、 エッチ停止層に窒化シリコン膜（11）をソースドレイン
    領域（14）の上部を除いた残りの部分に50〜100nm程度
    塗布するステップと、 トランジスタのソースと貯蔵電極間の接触部位（15）を
    定義し最小線幅にグリッド状の酸化膜（16）をポリサイ
    ド層（10）の上部の窒化シリコン膜（11）の上部に形成
    するステップと、 電荷貯蔵用のポリシリコン電極（17）を50〜100nmに蒸
    着し次いで酸化膜を塗布して乾式エッチングし酸化膜側
    壁スペーサー（21）を形成するステップと、 第２のポリシリコン電極（22）を蒸着し、次いで液状の
    感光膜（18）を塗布し、ポリシリコンをエッチバックし
    て二重のポリシリコン電極を形成するステップと、 ポリシリコン電極（17）、（22）をN+にドーピングし、
    キャパシタ用誘電膜（19）を形成し、次いでプレート用
    電極（20）を定義するステッフ等により製造されるよう
    にしたコップ状のポリシリコン貯蔵電極を有するスタッ
    ク構造のDRAMセルの製造方法。
  3. 【請求項３】電荷貯蔵用電極を形成する際電極コンタク
    トを充分大きく形成した後、ポリシリコンを一度蒸着す
    ることによりポリシリコン側壁電極（17）が形成される
    ことはもちろんトランジスタのソースとの接触が同時に
    行なわれセルフアライメントコンタクトになるようにし
    た請求項第２項記載のコップ状のポリシリコン貯蔵電極
    を有するスタック構造のDRAMセルの製造方法。
  4. 【請求項４】酸化膜（16）をグリッド状に形成し、ポリ
    シリコン電極（17）を１次蒸着した後、酸化膜を塗布し
    て酸化膜側壁スペーサー（21）を形成し、第２のポリシ
    リコン電極（22）を蒸着した後、乾式エッチングしてポ
    リシリコン側壁スペーサーを形成し、次いで感光膜（1
    8）を塗布した後、ポリシリコン電極（17）、（22）を
    エッチバックしながら隣接するセル間の貯蔵電極が分離
    されるようにした請求項第２項記載のコップ状のポリシ
    リコン貯蔵電極を有するスタック構造のDRAMセルの製造
    方法。
  5. 【請求項５】ビットラインをストレージノードより先に
    形成するために活性領域が“V"字の形態のレイアウト
    （Layout）を有し、“V"字の中央角端部にビットライン
    コンタクトをもつようにした請求項第２項記載のコップ
    状のポリシリコン貯蔵電極を有するスタック構造のDRAM
    セルの製造方法。
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