JPH07114355B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH07114355B2 JPH07114355B2 JP62020917A JP2091787A JPH07114355B2 JP H07114355 B2 JPH07114355 B2 JP H07114355B2 JP 62020917 A JP62020917 A JP 62020917A JP 2091787 A JP2091787 A JP 2091787A JP H07114355 B2 JPH07114355 B2 JP H07114355B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- input signal
- flip
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路装置（以下、LSIと略す。）の出力
回路に関し、特にマイクロコンピュータ等に用いられる
出力回路に関する。
回路に関し、特にマイクロコンピュータ等に用いられる
出力回路に関する。
〔従来の技術〕 近年、集積回路技術の急速な進歩により、LSIが各種の
電子機器に多用されるようになった。これに伴い、LSI
（特にマイクロコンピュータ）の出力回路に対する要求
も多様化している。従来、この種の出力回路は、第３図
に示すような構成となっており、Ｉは入力信号、G31はN
ANDゲート、G32はNORゲート、Q31はＰ−チャンネルMOSF
ET、Q32はＮ−チャンネルMOSFET、F31はフリップ（以
下、F/Fと記す。）である。F/F F31が論理“0"（以
下、単に“0"と記す。）の場合、ゲートG31及びG32が有
効となり、入力信号Ｉに応じた信号が出力端子OUTに導
出される。またF/F F31が論理“1"（以下単に“1"と記
す。）の場合、ゲートG31及びG32は禁止されそれぞれ、
ゲートG31は“1"、ゲートG32は“0"となり、MOSFET Q3
1,Q32は遮断され、出力端子OUTはハイ・インピーダンス
状態となる。
電子機器に多用されるようになった。これに伴い、LSI
（特にマイクロコンピュータ）の出力回路に対する要求
も多様化している。従来、この種の出力回路は、第３図
に示すような構成となっており、Ｉは入力信号、G31はN
ANDゲート、G32はNORゲート、Q31はＰ−チャンネルMOSF
ET、Q32はＮ−チャンネルMOSFET、F31はフリップ（以
下、F/Fと記す。）である。F/F F31が論理“0"（以
下、単に“0"と記す。）の場合、ゲートG31及びG32が有
効となり、入力信号Ｉに応じた信号が出力端子OUTに導
出される。またF/F F31が論理“1"（以下単に“1"と記
す。）の場合、ゲートG31及びG32は禁止されそれぞれ、
ゲートG31は“1"、ゲートG32は“0"となり、MOSFET Q3
1,Q32は遮断され、出力端子OUTはハイ・インピーダンス
状態となる。
前述のような出力回路においては、“0",“1"及びハイ
・インピーダンスの３状態を有するトライステート出力
回路を構成しているが、使用される外部回路によりこれ
だけで不充分である。即ち、“0"の場合のみ低インピー
ダンス、あるいは“1"の場合のみ低インピーダンスの出
力が必要な場合がある。このような場合は、従来、第４
図あるいは第５図に示すいわゆるオープンドレイン出力
とすることが一般的である。第４図は、ＮチャンネルMO
SFET Q41を地気および出力端子OUTに接続し、入力信号
をMOSFET Q41のゲートに接続するものであり、第５図
は、ＰチャンネルMOSFET Q51を電源VDDおよび出力端子
OUTに接続し、入力信号をMOSFET Q51のゲートに接続す
るものである。
・インピーダンスの３状態を有するトライステート出力
回路を構成しているが、使用される外部回路によりこれ
だけで不充分である。即ち、“0"の場合のみ低インピー
ダンス、あるいは“1"の場合のみ低インピーダンスの出
力が必要な場合がある。このような場合は、従来、第４
図あるいは第５図に示すいわゆるオープンドレイン出力
とすることが一般的である。第４図は、ＮチャンネルMO
SFET Q41を地気および出力端子OUTに接続し、入力信号
をMOSFET Q41のゲートに接続するものであり、第５図
は、ＰチャンネルMOSFET Q51を電源VDDおよび出力端子
OUTに接続し、入力信号をMOSFET Q51のゲートに接続す
るものである。
前述した従来のトライステート出力回路あるいはオープ
ンドレイン出力回路においては、多様化している要求を
満足するために、それぞれ第３図、第４図あるいは第５
図に示した出力回路を別個に備えたLSIを提供する必要
がある。このため、従来のLSIの出力回路においては、
汎用性がなく、また別個のLSIとしなければならないた
め、大量生産によるコストメリットを生かすことが難し
いという欠点がある。
ンドレイン出力回路においては、多様化している要求を
満足するために、それぞれ第３図、第４図あるいは第５
図に示した出力回路を別個に備えたLSIを提供する必要
がある。このため、従来のLSIの出力回路においては、
汎用性がなく、また別個のLSIとしなければならないた
め、大量生産によるコストメリットを生かすことが難し
いという欠点がある。
本発明による出力回路は、第１の電源端子と出力端子と
の間に接続されたＰチャンネル型の第１のMOSFET、前記
出力端子と第２の電源端子との間に接続されたＮチャン
ネル型の第２のMOSFET、第１の制御情報又は第２の制御
情報が設定される第１のフリップフロップ、第３の制御
情報又は第４の制御情報が設定される第２のフリップフ
ロップ、入力信号を受けるとともに前記第１のフリップ
フロップの出力を受ける第１のゲート回路であって、前
記第１のフリップフロップに前記第１の制御情報が設定
されているときは前記第１のMOSFETを前記入力信号の第
１の論理レベルに応答してオンに第２の論理レベルに応
答してオフにし、前記第１のフリップフロップに前記第
２の制御情報が設定されているときは前記第１のMOSFET
を前記入力信号の論理レベルにかかわらずオフとする第
１のゲート回路、ならびに、前記入力信号を受けるとと
もに前記第２のフリップフロップの出力を受ける第２の
ゲート回路であって、前記第２のフリップフロップに前
記第３の制御情報が設定されているときは前記第２のMO
SFETを前記入力信号の前記第１の論理レベルに応答して
オフに前記第２の論理レベルに応答してオンにし、前記
第２のフリップフロップに前記第４の制御情報が設定さ
れているときは前記第２のMOSFETを前記入力信号の論理
レベルにかかわらずオフとする第２のゲート回路を備え
ている。
の間に接続されたＰチャンネル型の第１のMOSFET、前記
出力端子と第２の電源端子との間に接続されたＮチャン
ネル型の第２のMOSFET、第１の制御情報又は第２の制御
情報が設定される第１のフリップフロップ、第３の制御
情報又は第４の制御情報が設定される第２のフリップフ
ロップ、入力信号を受けるとともに前記第１のフリップ
フロップの出力を受ける第１のゲート回路であって、前
記第１のフリップフロップに前記第１の制御情報が設定
されているときは前記第１のMOSFETを前記入力信号の第
１の論理レベルに応答してオンに第２の論理レベルに応
答してオフにし、前記第１のフリップフロップに前記第
２の制御情報が設定されているときは前記第１のMOSFET
を前記入力信号の論理レベルにかかわらずオフとする第
１のゲート回路、ならびに、前記入力信号を受けるとと
もに前記第２のフリップフロップの出力を受ける第２の
ゲート回路であって、前記第２のフリップフロップに前
記第３の制御情報が設定されているときは前記第２のMO
SFETを前記入力信号の前記第１の論理レベルに応答して
オフに前記第２の論理レベルに応答してオンにし、前記
第２のフリップフロップに前記第４の制御情報が設定さ
れているときは前記第２のMOSFETを前記入力信号の論理
レベルにかかわらずオフとする第２のゲート回路を備え
ている。
次に、本発明について図面を用いて説明する。
第１図は本発明の一実施例の論理図である。Ｉは入力信
号であり、G11はNANDゲート、G12はNORゲート、F12はF/
F、Q11はＰチャンネルMOSFET、Q12はＮチャンネルMOSFE
TでありOUTは出力端子である。F/F F11及びF12の出力
が共に“0"の場合は、ゲートG11及びG12の出力が共に有
効となり、入力信号Ｉに応じた信号が出力端子OUTに導
出され、出力端子OUTの出力は“1",“0"ともに、低イン
ピーダンスの出力となる。また、F/F F11及びF12が共
に“1"の場合は、ゲートG11,G12に“1"の場合は、ゲー
トG11,G12が禁止され、MOSFET Q11,Q12が遮断され、出
力端子OUTはハイ・インピーダンスとなる。
号であり、G11はNANDゲート、G12はNORゲート、F12はF/
F、Q11はＰチャンネルMOSFET、Q12はＮチャンネルMOSFE
TでありOUTは出力端子である。F/F F11及びF12の出力
が共に“0"の場合は、ゲートG11及びG12の出力が共に有
効となり、入力信号Ｉに応じた信号が出力端子OUTに導
出され、出力端子OUTの出力は“1",“0"ともに、低イン
ピーダンスの出力となる。また、F/F F11及びF12が共
に“1"の場合は、ゲートG11,G12に“1"の場合は、ゲー
トG11,G12が禁止され、MOSFET Q11,Q12が遮断され、出
力端子OUTはハイ・インピーダンスとなる。
次に、F/F F11が“1"F/F F12が“0"の場合は、MOSFET
Q11は遮断され、MOSFET Q12は入力信号Ｉが“0"の場
合のみ導通するため、いわゆるＮチャンネルオープンド
レイン出力と同様な動作となる。一方F/F F11が“0"、
F/F F12が“1"の場合は、MOSFET Q12が遮断され、入
力信号Ｉが“1"の場合のみMOSFETQ11が導通し、Ｐチャ
ンネルオープンドレイン出力と同様な動作となる。
Q11は遮断され、MOSFET Q12は入力信号Ｉが“0"の場
合のみ導通するため、いわゆるＮチャンネルオープンド
レイン出力と同様な動作となる。一方F/F F11が“0"、
F/F F12が“1"の場合は、MOSFET Q12が遮断され、入
力信号Ｉが“1"の場合のみMOSFETQ11が導通し、Ｐチャ
ンネルオープンドレイン出力と同様な動作となる。
第２図は本発明の他の実施例を示す論理図である。F21
及びF22はF/F,G21及びG22はNORゲート、Q21及びQ22はＮ
チャンネルMOSFETである。第１図の実施例と同様に、F/
F F21,F22が供に“0"の場合は、入力信号Ｉが出力端子
OUTに導出され、出力端子OUTの出力は“0",“1"とも低
インピーダンスとなる。また、F/F F21,F22が供に“1"
の場合、出力端子OUTはハイ・インピーダンスとなる。
及びF22はF/F,G21及びG22はNORゲート、Q21及びQ22はＮ
チャンネルMOSFETである。第１図の実施例と同様に、F/
F F21,F22が供に“0"の場合は、入力信号Ｉが出力端子
OUTに導出され、出力端子OUTの出力は“0",“1"とも低
インピーダンスとなる。また、F/F F21,F22が供に“1"
の場合、出力端子OUTはハイ・インピーダンスとなる。
次に、F/F F21が“1"、F/F F22が“0"の場合は、MOSF
ET Q21は遮断され、MOSFET Q22は入力信号Ｉが“0"の
場合のみ導通し、低インピーダンスになる。一方、F/F
F21が“0"、F/F F21が“1"の場合は、入力信号Ｉに
無関係にMOSFET Q22が遮断され、入力信号Ｉが“1"の
場合のみMOSFET Q21が導通し、出力端子OUTが“1"の低
インピーダンスとなる。
ET Q21は遮断され、MOSFET Q22は入力信号Ｉが“0"の
場合のみ導通し、低インピーダンスになる。一方、F/F
F21が“0"、F/F F21が“1"の場合は、入力信号Ｉに
無関係にMOSFET Q22が遮断され、入力信号Ｉが“1"の
場合のみMOSFET Q21が導通し、出力端子OUTが“1"の低
インピーダンスとなる。
以上説明したように、本発明は、１個のLSIでトライス
テート出力回路、オープンドレイン出力回路の動作を実
現でき、汎用性の高い出力回路とすることが可能となる
ばかりでなく、大量生産によるコストメリットが生かせ
るため、安価なLSIとすることができるという効果があ
る。
テート出力回路、オープンドレイン出力回路の動作を実
現でき、汎用性の高い出力回路とすることが可能となる
ばかりでなく、大量生産によるコストメリットが生かせ
るため、安価なLSIとすることができるという効果があ
る。
第１図は本発明の一実施例を示す論理図、第２図は本発
明の他の実施例を示す論理図であり、第３図，第４図及
び第５図は従来の出力回路を示す論理図である。 Ｉ……入力信号、F11,F12,F21,F22,F31……フリップ，
フロップ、G11,G12,G21,G22,G31,G32……ゲート回路、Q
11,Q21,Q31,Q51……ＰチャンネルMOSFET、Q12,Q22,Q32,
Q41……ＮチャンネルMOSFET、OUT……出力端子。
明の他の実施例を示す論理図であり、第３図，第４図及
び第５図は従来の出力回路を示す論理図である。 Ｉ……入力信号、F11,F12,F21,F22,F31……フリップ，
フロップ、G11,G12,G21,G22,G31,G32……ゲート回路、Q
11,Q21,Q31,Q51……ＰチャンネルMOSFET、Q12,Q22,Q32,
Q41……ＮチャンネルMOSFET、OUT……出力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 １０２ Ｈ
Claims (1)
- 【請求項１】第１の電源端子と出力端子との間に接続さ
れたＰチャンネル型の第１のMOSFET、前記出力端子と第
２の電源端子との間に接続されたＮチャンネル型の第２
のMOSFET、第１の制御情報又は第２の制御情報が設定さ
れる第１のフリップフロップ、第３の制御情報又は第４
の制御情報が設定される第２のフリップフロップ、入力
信号を受けるとともに前記第１のフリップフロップの出
力を受ける第１のゲート回路であって、前記第１のフリ
ップフロップに前記第１の制御情報が設定されていると
きは前記第１のMOSFETを前記入力信号の第１の論理レベ
ルに応答してオンに第２の論理レベルに応答してオフに
し、前記第１のフリップフロップに前記第２の制御情報
が設定されているときは前記第１のMOSFETを前記入力信
号の論理レベルにかかわらずオフとする第１のゲート回
路、ならびに、前記入力信号を受けるとともに前記第２
のフリップフロップの出力を受ける第２のゲート回路で
あって、前記第２のフリップフロップに前記第３の制御
情報が設定されているときは前記第２のMOSFETを前記入
力信号の前記第１の論理レベルに応答してオフに前記第
２の論理レベルに応答してオンにし、前記第２のフリッ
プフロップに前記第４の制御情報が設定されているとき
は前記第２のMOSFETを前記入力信号の論理レベルにかか
わらずオフとする第２のゲート回路を備える出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020917A JPH07114355B2 (ja) | 1987-01-30 | 1987-01-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020917A JPH07114355B2 (ja) | 1987-01-30 | 1987-01-30 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187914A JPS63187914A (ja) | 1988-08-03 |
| JPH07114355B2 true JPH07114355B2 (ja) | 1995-12-06 |
Family
ID=12040575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020917A Expired - Lifetime JPH07114355B2 (ja) | 1987-01-30 | 1987-01-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114355B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105115A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | 半導体集積回路装置 |
| JPS61274511A (ja) * | 1985-05-30 | 1986-12-04 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
-
1987
- 1987-01-30 JP JP62020917A patent/JPH07114355B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187914A (ja) | 1988-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |