JPH0555960B2 - - Google Patents
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- Publication number
- JPH0555960B2 JPH0555960B2 JP61282628A JP28262886A JPH0555960B2 JP H0555960 B2 JPH0555960 B2 JP H0555960B2 JP 61282628 A JP61282628 A JP 61282628A JP 28262886 A JP28262886 A JP 28262886A JP H0555960 B2 JPH0555960 B2 JP H0555960B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- initial state
- transistor
- data
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、初期値設定入力付の半導体集積回
路装置の内部レジスタに関するものである。
路装置の内部レジスタに関するものである。
従来の初期値設定入力付の半導体集積回路装置
において、その内部レジスタの例を第２図ａ，ｂ
について説明する。図において、１，２はインバ
ータゲートであり、インバータゲート１の出力は
インバータゲート２の入力へ接続され、インバー
タゲート２の出力はトランスミツシヨンゲート３
を介してインバータゲート１の入力に接続されて
いる。又インバータゲート１の入力にはDATA
入力４がトランスミツシヨンゲート５を介して接
続されている。つまり、６はインバータゲート
１，２及びトランスミツシヨンゲート３，５によ
り構成されたラツチ回路であり、その入力は
WRITE信号とその反転信号である信号
により制御されている。７はソースが低電位側に
接続されたエンハンスメント型ＮチヤネルMOS
トランジスタであり、第２図ａに示す例ではトラ
ンジスタ７のドレインがインバータゲート１の入
力に接続されており、第２図ｂに示す例ではトラ
ンジスタ７のドレインがインバータゲート２の入
力に接続されている。またトランジスタ７のゲー
トには初期値設定信号であるが接続され
ている。
において、その内部レジスタの例を第２図ａ，ｂ
について説明する。図において、１，２はインバ
ータゲートであり、インバータゲート１の出力は
インバータゲート２の入力へ接続され、インバー
タゲート２の出力はトランスミツシヨンゲート３
を介してインバータゲート１の入力に接続されて
いる。又インバータゲート１の入力にはDATA
入力４がトランスミツシヨンゲート５を介して接
続されている。つまり、６はインバータゲート
１，２及びトランスミツシヨンゲート３，５によ
り構成されたラツチ回路であり、その入力は
WRITE信号とその反転信号である信号
により制御されている。７はソースが低電位側に
接続されたエンハンスメント型ＮチヤネルMOS
トランジスタであり、第２図ａに示す例ではトラ
ンジスタ７のドレインがインバータゲート１の入
力に接続されており、第２図ｂに示す例ではトラ
ンジスタ７のドレインがインバータゲート２の入
力に接続されている。またトランジスタ７のゲー
トには初期値設定信号であるが接続され
ている。
次に動作について説明する。
第２図ａの例では、初期値設定信号が
“Ｈ”のとき、インバータゲート１の入力がトラ
ンジスタ７により低電位側に引き下げられ、ラツ
チ回路６の出力８は“Ｈ”に設定される。この状
態は、制御信号WRITEが“Ｌ”の間保持され
る。つまり第２図ａの例は、初期状態で“Ｈ”に
セツトされるレジスタとして働く。
“Ｈ”のとき、インバータゲート１の入力がトラ
ンジスタ７により低電位側に引き下げられ、ラツ
チ回路６の出力８は“Ｈ”に設定される。この状
態は、制御信号WRITEが“Ｌ”の間保持され
る。つまり第２図ａの例は、初期状態で“Ｈ”に
セツトされるレジスタとして働く。
第２図ｂの例では、トランジスタ７がインバー
タゲート２の入力に接続されているので、
RESET信号が“Ｈ”のときインバータゲート２
の入力が低電位側に引き下げられ、ラツチ回路６
の出力８は“Ｌ”に設定される。つまり第２図ｂ
の例は、初期状態で“Ｌ”にセツトされるレジス
タとして働く。
タゲート２の入力に接続されているので、
RESET信号が“Ｈ”のときインバータゲート２
の入力が低電位側に引き下げられ、ラツチ回路６
の出力８は“Ｌ”に設定される。つまり第２図ｂ
の例は、初期状態で“Ｌ”にセツトされるレジス
タとして働く。
従来の半導体集積回路装置では、そのレジスタ
は以上のように構成されており、トランジスタ７
のドレインの接続場所によつてレジスタ初期値の
“Ｈ”、“Ｌ”が決定されるので、仕様な変更等で
初期値を変更したい場合などには、半導体集積回
路装置のパターン変更を行なわなければならず、
初期値の変更が困難であるという問題点があつ
た。
は以上のように構成されており、トランジスタ７
のドレインの接続場所によつてレジスタ初期値の
“Ｈ”、“Ｌ”が決定されるので、仕様な変更等で
初期値を変更したい場合などには、半導体集積回
路装置のパターン変更を行なわなければならず、
初期値の変更が困難であるという問題点があつ
た。
この発明は上記のような問題点を解消するため
になされたもので、半導体集積回路装置のパター
ン変更を行なうことなく、初期値の変更を容易に
行なうことができる半導体集積回路装置を得るこ
とを目的とする。
になされたもので、半導体集積回路装置のパター
ン変更を行なうことなく、初期値の変更を容易に
行なうことができる半導体集積回路装置を得るこ
とを目的とする。
この発明に係る半導体集積回路装置は、そのレ
ジスタの初期状態における設定値を内蔵ROMの
データに応じて決定するようにしたものである。
ジスタの初期状態における設定値を内蔵ROMの
データに応じて決定するようにしたものである。
この発明においては、レジスタの初期状態設定
値を内蔵ROMのデータに応じて決定するように
したので、回路装置のパターン変更を行なうこと
なく、初期状態設定値の変更を容易に行なうこと
ができる。
値を内蔵ROMのデータに応じて決定するように
したので、回路装置のパターン変更を行なうこと
なく、初期状態設定値の変更を容易に行なうこと
ができる。
以下、この発明の実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による半導体集積
回路装置を示し、図において、６はインバータゲ
ート１，２及びトランスミツシヨンゲート３，５
で構成された第２図ａ，ｂと同じラツチ回路であ
る。７，８はエンハンスメント型Ｎチヤネル
MOSトランジスタであり、トランジスタ７のド
レインはインバータゲート１の入力に接続され、
トランジスタ８はドレインはトランジスタ７のソ
ースに、ソースは低電位側に接続されている。
９，１０はエンハンスメント型ＰチヤネルMOS
トランジスタであり、トランジスタ９のドレイン
はインバータゲート１の入力に接続され、トラン
ジスタ１０のドレインはトランジスタ９のソース
に、ソースは高電位側に接続されている。また、
トランジスタ８，１０のゲートには、内蔵ROM
１１の所定番地のデータのあるビツトの出力１２
が接続されており、本実施例では２ビツト目のデ
ータ出力が接続されている。またトランジスタ７
のゲートには、初期状態設定信号である
信号が接続され、トランジスタ９のゲートには、
RESET信号をインバータゲート１３で反転した
信号が接続されている。こうして、これらトラン
ジスタ７，８，９，１０、内蔵ROM１１、およ
びインバータゲート１３により初期状態設定入力
手段が構成されている。
回路装置を示し、図において、６はインバータゲ
ート１，２及びトランスミツシヨンゲート３，５
で構成された第２図ａ，ｂと同じラツチ回路であ
る。７，８はエンハンスメント型Ｎチヤネル
MOSトランジスタであり、トランジスタ７のド
レインはインバータゲート１の入力に接続され、
トランジスタ８はドレインはトランジスタ７のソ
ースに、ソースは低電位側に接続されている。
９，１０はエンハンスメント型ＰチヤネルMOS
トランジスタであり、トランジスタ９のドレイン
はインバータゲート１の入力に接続され、トラン
ジスタ１０のドレインはトランジスタ９のソース
に、ソースは高電位側に接続されている。また、
トランジスタ８，１０のゲートには、内蔵ROM
１１の所定番地のデータのあるビツトの出力１２
が接続されており、本実施例では２ビツト目のデ
ータ出力が接続されている。またトランジスタ７
のゲートには、初期状態設定信号である
信号が接続され、トランジスタ９のゲートには、
RESET信号をインバータゲート１３で反転した
信号が接続されている。こうして、これらトラン
ジスタ７，８，９，１０、内蔵ROM１１、およ
びインバータゲート１３により初期状態設定入力
手段が構成されている。
次に動作について説明する。
内蔵ROM１１のデータが“１”の場合は、
ROMデータ出力１２は“Ｈ”であるので、トラ
ンジスタ８はオンし、トランジスタ１０はオフと
なる。この状態で信号が“Ｈ”になる
と、トランジスタ７，９が共にオン状態となる
が、トランジスタ８がオン、トランジスタ１０が
オフ状態であるので、インバータゲート１の入力
は低電位側に引き下げられ、その結果ラツチ回路
６のDATA出力８は“Ｈ”に初期設定されるこ
ととなる。
ROMデータ出力１２は“Ｈ”であるので、トラ
ンジスタ８はオンし、トランジスタ１０はオフと
なる。この状態で信号が“Ｈ”になる
と、トランジスタ７，９が共にオン状態となる
が、トランジスタ８がオン、トランジスタ１０が
オフ状態であるので、インバータゲート１の入力
は低電位側に引き下げられ、その結果ラツチ回路
６のDATA出力８は“Ｈ”に初期設定されるこ
ととなる。
また逆に、内蔵ROM１１のデータが“０”の
場合は、ROMデータ出力１２は“Ｌ”となり、
上記と逆にトランジスタ１０はオンし、トランジ
スタ８はオフ状態となる。従つて信号の
“Ｈ”入力により、インバータゲート１の入力は
高電位側に引き上げられ、その結果ラツチ回路６
のDATA出力８は“Ｌ”に初期設定されること
となる。
場合は、ROMデータ出力１２は“Ｌ”となり、
上記と逆にトランジスタ１０はオンし、トランジ
スタ８はオフ状態となる。従つて信号の
“Ｈ”入力により、インバータゲート１の入力は
高電位側に引き上げられ、その結果ラツチ回路６
のDATA出力８は“Ｌ”に初期設定されること
となる。
また、このとき、ラツチ回路６は、データ入力
時以外はWRITE信号が“Ｌ”、信号が
“Ｈ”であるので、入力を“Ｌ”に解除
後も初期設定値が保持される。
時以外はWRITE信号が“Ｌ”、信号が
“Ｈ”であるので、入力を“Ｌ”に解除
後も初期設定値が保持される。
このように本実施例のレジスタは、その内蔵
ROM１１のデータが“１”で初期状態“Ｈ”
に、“０”で初期状態“Ｌ”に設定されるレジス
タとして働くこととなるので、回路装置のパター
ンを変更することなく、内蔵ROMのデータを変
更することにより容易に初期状態設定値を変更す
ることができ、各種装置、例えばマイクロコンピ
ユータに応用する場合などはプログラムにより使
用状態に適したレジスタ初期値を容易に設定する
ことができる。
ROM１１のデータが“１”で初期状態“Ｈ”
に、“０”で初期状態“Ｌ”に設定されるレジス
タとして働くこととなるので、回路装置のパター
ンを変更することなく、内蔵ROMのデータを変
更することにより容易に初期状態設定値を変更す
ることができ、各種装置、例えばマイクロコンピ
ユータに応用する場合などはプログラムにより使
用状態に適したレジスタ初期値を容易に設定する
ことができる。
なお、上記実施例では、トランジスタ９，１０
を高電位電源側に接続し、トランジスタ７，８を
低電位電源側に接続しているが、これは逆であつ
てもよく、また、上記実施例では、初期状態設定
入力手段をインバータゲート１の入力に接続して
設けているが、これはインバータゲート２の入力
に接続して設けてもよく、これらの場合には、内
蔵ROMデータが“１”で初期状態が“Ｌ”、内
蔵ROMデータが“０”で初期状態が“Ｈ”に設
定されるレジスタとして作動することとなる。
を高電位電源側に接続し、トランジスタ７，８を
低電位電源側に接続しているが、これは逆であつ
てもよく、また、上記実施例では、初期状態設定
入力手段をインバータゲート１の入力に接続して
設けているが、これはインバータゲート２の入力
に接続して設けてもよく、これらの場合には、内
蔵ROMデータが“１”で初期状態が“Ｌ”、内
蔵ROMデータが“０”で初期状態が“Ｈ”に設
定されるレジスタとして作動することとなる。
また、上記実施例において、トランジスタ７，
８のそれぞれ及びトランジスタ９，１０のそれぞ
れを逆に配置しても、上記実施例と同様の効果を
奏するのはもちろんである。
８のそれぞれ及びトランジスタ９，１０のそれぞ
れを逆に配置しても、上記実施例と同様の効果を
奏するのはもちろんである。
以上のように、この発明の半導体集積回路装置
によれば、レジスタの初期状態設定値を内蔵
ROMのデータに応じて決定するようにしたの
で、半導体集積回路装置のパターン変更を行なう
ことなく、容易に初期状態設定値の変更を行なう
ことができる効果がある。
によれば、レジスタの初期状態設定値を内蔵
ROMのデータに応じて決定するようにしたの
で、半導体集積回路装置のパターン変更を行なう
ことなく、容易に初期状態設定値の変更を行なう
ことができる効果がある。
第１図はこの発明の一実施例による半導体集積
回路装置のレジスタを示す回路構成図、第２図
ａ，ｂはそれぞれ従来の半導体集積回路装置のレ
ジスタを示す回路構成図である。 図において、１，２，１３はインバータゲー
ト、３，５はトランスミツシヨンゲート、７，８
はエンハンスメント型ＮチヤネルMOSトランジ
スタ、９，１０はエンハンスメント型Ｐチヤネル
MOSトランジスタ、１１は内蔵ROMである。な
お図中同一符号は同一又は相当部分を示す。
回路装置のレジスタを示す回路構成図、第２図
ａ，ｂはそれぞれ従来の半導体集積回路装置のレ
ジスタを示す回路構成図である。 図において、１，２，１３はインバータゲー
ト、３，５はトランスミツシヨンゲート、７，８
はエンハンスメント型ＮチヤネルMOSトランジ
スタ、９，１０はエンハンスメント型Ｐチヤネル
MOSトランジスタ、１１は内蔵ROMである。な
お図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ラツチ回路を有するレジスタと、該レジスタ
の初期状態を設定入力するための手段とを備えた
半導体集積回路装置において、 上記初期状態設定入力手段は、 所定のデータを保持する内蔵ROMと、 初期状態設定信号を受け、上記ラツチ回路のデ
ータ出力端子の前段に上記内蔵ROMのデータに
応じた“Ｈ”又は“Ｌ”のデータを出力する出力
回路とを備えたものであることを特徴とする半導
体集積回路装置。 ２ 上記出力回路は、 その出力端子と高電位電源（又は低電位電源）
との間に直列接続して設けられた２つのＰチヤネ
ルMOSトランジスタと、 上記出力端子と低電位電源（又は高電位電源）
との間に直列接続して設けられた２つのＮチヤネ
ルMOSトランジスタとを備えてなり、 一方の上記Ｐチヤネル及びＮチヤネルMOSト
ランジスタのゲートにはそれぞれ上記内蔵ROM
の出力が接続され、 他方の上記Ｐチヤネル及びＮチヤネルMOSト
ランジスタのゲートには初期状態設定入力がそれ
ぞれインバータを介して及びそのまま接続されて
いることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282628A JPS63136387A (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282628A JPS63136387A (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136387A JPS63136387A (ja) | 1988-06-08 |
| JPH0555960B2 true JPH0555960B2 (ja) | 1993-08-18 |
Family
ID=17654995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282628A Granted JPS63136387A (ja) | 1986-11-27 | 1986-11-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63136387A (ja) |
-
1986
- 1986-11-27 JP JP61282628A patent/JPS63136387A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136387A (ja) | 1988-06-08 |
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