JPH07114479A - 割り込み制御方式 - Google Patents

Abstract

(57)【要約】 【構成】プロセッシングユニット（ＰＵ）からの命令読
み取り要求は信号線１２１−１２４からカウンタ２０１
〜２０４に入力されカウントされる。このカウント動作
はクロック２００からのクロック信号の間隔毎に取って
いる。このカウンタ値は比較器２１１−２１３、ＡＮＤ
ゲート２４１−２４４によって大小比較がなされる。ゲ
ート２４１−２４４は入力ポートｉ４の値がtrueの場合
には入力ポートの値がそのまま出力ポートｏ３から出力
され、false の場合にはｏ３から信号を出力しない；ゲ
ート２４１−２４４の信号は各々対応するＰＵ１０１−
１０３の割り込み要求信号の受付部分に出力される。 【効果】命令キャッシュへのヒット率が高いＰＵへの割
り込み発生を抑止し、割り込み処理によるキャッシュミ
スの増加を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリを内蔵
するプロセッシングユニット（以下ＰＵ）から構成され
たマルチプロセッサシステムに係り、特に、その入出力
機器からの割り込み要求に高速に応答するようなシステ
ムに関する。

【０００２】

【従来の技術】マルチプロセッサシステムでは、割り込
み要求が発生すると、それをどのプロセッサユニットに
おいて処理するかということが問題である。従来はプロ
セッサユニットの中で最も優先度の低いプロセスが実行
しているものを探しそこに実行させる様な方法が考えら
れていた。

【０００３】例えば、１９９２／８／１９発行の情報処
理学会オペレーティングシステム研究会資料ｐｐ８９−
９６“ＭＰ ＵＮＩＸにおけるデバイスアクセスの手法
の比較”のなかにもその記述がある。

【０００４】

【発明が解決しようとする課題】従来の技術では割り込
みの要因の発生時点でのＰＵの状態に関する考慮がされ
ておらず、例えば、ほとんどの命令がキャッシュにヒッ
トして効率よく処理が出来ているプロセッサに対して割
り込みを発生させる可能性がある。その場合、割り込み
処理実行のために効率よく実行していた処理のキャッシ
ュが失われ処理効率が悪化するという問題があった。

【０００５】本発明の第一の目的は命令キャッシュへの
ヒット率が高いＰＵへの割り込み発生を抑止し、割り込
み処理によるキャッシュミスの増加を抑えることにあ
る。

【０００６】本発明の第二の目的は同じ条件下で、ソフ
トウェアが自分が実行する特定部分についてキャッシュ
へのヒット率が良くなることが予測できる場合などに、
その情報をもとにソフトウェアの特定部分だけ割り込み
要求が発生しにくくなるような手段をソフトウェアに与
えることである。但しこれは単なる割り込み禁止とは異
なり、割り込み禁止をしていないＰＵのどれかには必ず
割り込みが発生しなければならない。

【０００７】

【課題を解決するための手段】第一の目的を達成するた
めに次の手段を設ける。すなわち、ＰＵ毎にフェッチ要
求の個数を計測するカウンタを設ける。一定時間毎に信
号を出力するタイマを設けその出力信号を上記のカウン
タのリッセト信号の入力ポートにつなぐ。各カウンタの
値の最大値を求める様な比較回路を設ける。この回路か
らはＰＵ毎に信号が出力され、最大のカウンタ値を出力
しているＰＵに対する信号のみ真(true)で、他は偽(fal
se）とする。次にＰＵ毎に制御信号に応じて入力した信
号を出力するゲートを設け、このゲートの制御信号に上
記の比較回路からの信号を入力する。このゲートの入力
ポートには割り込み信号を入力する。また出力信号は各
ＰＵの割り込み信号として用いる。

【０００８】第二の課題を達成するために次の手段を設
ける。ＰＵ毎に記憶装置を設ける。この記憶装置は各Ｐ
Ｕからは同じアドレスに見えるようにしておく。この記
憶装置に記憶された値の最大値を求める様な比較回路を
設ける。この回路からはＰＵ毎に信号が出力され、最大
のカウンタ値を出力しているＰＵに対する信号のみtrue
で、他はfalse とする。次にＰＵ毎に制御信号に応じて
入力した信号を出力するゲートを設ける。その内容は第
一の課題のために設けたゲートと同じとする。

【０００９】

【作用】第一の課題のために設けた手段は次のように動
作する。通常の処理実行中にはＰＵから主記憶へのメモ
リ要求のうち命令読み取り要求（フェッチ）の信号がカ
ウンタによって計測される。このカウンタにはタイマか
らの信号が供給され、最近のフェッチの回数を記憶して
いる。このＰＵ毎のカウント値は比較回路を通じて比較
されその最大値に対応するＰＵにに対する信号のみtru
e、他のＰＵに対する信号はfalse が出力される。これ
らの信号は各ＰＵに対応するゲートの制御信号として用
いられる。このゲートには入出力装置からの割り込み信
号が入力される。割り込み信号が入力されたときに、制
御信号がfalse ならば割り込み信号はこのゲートからは
出力されずＰＵへは入力されない。制御信号がtrueなら
ば割り込み信号はこのゲートからは出力され、対応する
ＰＵへ入力され、割り込み要求がなされる。

【００１０】ＰＵのなかでキャッシュヒット率が高いＰ
Ｕはフェッチのカウント値が小さくなり、割り込みの発
生が抑えられる。

【００１１】第二の課題のために設けた手段は次のよう
に動作する。プログラムはこれから実行するプログラム
の部分ができることなら割り込みに入って欲しくない場
合には（例えばキャッシュのヒット率が高くなると予測
された場合等）、その度合いに応じて、上記手段のなか
のＰＵ毎に設けた記憶装置に小さい数字を入れる。そう
でない場合には大きい数字を入れる。この数字が比較回
路に入力され以後第一の課題のために設けた手段と同じ
動作をする。この結果、ＰＵのなかで最も小さい値を指
定したＰＵへの割り込みの発生が抑えられる。すなわ
ち、プログラムが最も割り込まれたくない部分を実行し
ているときに、他のＰＵにが割り込み可能の場合には、
最も割り込まれたくない部分を実行しているＰＵへの割
り込みは抑えられる。

【００１２】

【実施例】第一の実施例を図１，図２で説明する。図１
は本発明によるコンピュータシステムのブロック図、図
２は図１の中の割り込み制御回路のブロック図である。
本システムには１０１−１０４のプロセッシングユニッ
ト（以下ＰＵ）があり、それぞれ信号線１１１−１１４
を経由してバス１１０に接続している。主記憶装置１０
５は信号線１１５を介して、入出力装置１０７は信号線
１１７を介してそれぞれバス１１０につながっていると
する。割り込み制御回路１０６は各ＰＵとバス１１０を
結ぶ信号線１１１−１１４の一部分を信号線１２１−１
２４によって入力している。またバス上の割り込み要求
信号は信号線１１６を介して割り込み制御回路１０６に
入力されているとする。また、信号線１２１−１２４に
は割り込み制御回路１０６から各ＰＵへ送られる割り込
み信号も含まれているとする。

【００１３】次に図２について説明する。信号線１２１
−１２４はＰＵから出力されたフェッチ信号fetch を入
力信号として含んでいる。また、１２１−１２４は割り
込み信号intrを出力している信号として含んでいる。ま
た入力装置１０７からの割り込み要求信号は１１７，１
１９，１１６を介して割り込み制御回路に入力される。
フェッチカウンタ２０１−２０４はクロック２００から
の信号を受けながら、指定時間間隔でのフェッチ要求の
回数をカウントする。比較器２１１−２１３はいずれも
次のような機能を持っているとする。ｉ１，ｉ２から入
力されたデータの値の大小を比較しｉ１が大きい場合に
はtrue、そうでない場合にはfalse を出力ポートｏ１か
ら出力するものとする。ｏ２からはｉ１，ｉ２の大きい
ほうの値を出力するものとする。比較器２１３からの出
力ｏ２はこの構成では利用しない。各比較器のｏ１から
の出力は必要なら反転をしてＡＮＤゲート２３１−２３
４に入力されている。ＡＮＤゲート２３１−２３４から
の出力信号は割り込み要求信号１１６と一緒にゲート２
４１−２４４に入力される。ゲート２４１−２４４の動
作は次のとおりである。ｉ３，ｉ４から入力信号が入
り、ｏ３から出力信号がでる。ｉ３に情報が到着する
と、ｉ４がtrueであればｉ３から入力された情報はｏ３
から出力される。ｉ４がfalse であればｉ３の情報は無
視され、ｏ３からは出力されない。

【００１４】次に各部分の動作を記述する。

【００１５】通常の処理実行中には、ＰＵ１０１−１０
４はバス１１０を介して主記憶105に対して情報の読み
書きを行っている。命令読込みのための読込み要求（以
下フェッチ要求）は信号線１１１−１１４，１１０，１
１５を経由して主記憶に送られると同時に、信号線１１
１−１１４から分岐し信号線１２１−１２４を介して割
り込み制御回路１０６に伝えられる。割り込み制御回路
１０６では次のような処理が行われる。

【００１６】フェッチ信号がカウンタ２１１−２０４に
よって計測される。このカウンタにはタイマ２００から
の信号が供給され、最近のフェッチの回数を記憶してい
るようになっている。このＰＵ毎のカウント値は比較器
２１１−２１３及びＡＮＤゲート２３１−２３４によっ
て処理され、ＡＮＤゲート２１３−２３４からはフェッ
チカウンタ２０１−２０４の中の最大値に対応するＡＮ
Ｄゲートからはtrueが、その他のＡＮＤゲートからはfa
lse が出力される。例えば、カウンタ２０１が最大値の
場合の動作は次のようになる。ｉ１の入力の法がｉ２よ
り大きいので（２０１は最大だから）比較器２１１の出
力ポートｏ１からはtrueが出力される。また、ｏ２から
はｉ１から入力された情報が（即ち、最大値のカウント
値が）出力され比較器２１３のｉ１に入力される。ｉ１
に入力された値が最大値であるため、比較器２１２から
の出力に関係なく比較器２１３からはtrueが出力され
る。比較器２１３のｏ１からの出力はいずれも反転され
てから（即ち、false となって）ゲート２３３，２３４
に送られる。比較器２１１のｏ１からの出力は反転して
ゲート２３２に送られるためゲート２３２からもfalse
が出力される。ゲート２３１への入力はいずれもtrueで
あるためゲート２３１はtureを出力する。

【００１７】入出力装置１０７において割り込み要因が
発生すると、信号線１１７，バス１１０，信号線１１６
を介して割り込み制御回路に割り込み要求が送られる。
信号１１６はゲート２４１−２４４のｉ３へ入力され
る。この時点でＡＮＤゲート２４１−２４４のなかでtr
ueが出力されているＡＮＤゲートからの入力をうけてい
る、ゲートをその出力ポートｏ３から割り込み信号を送
るが、それ以外のゲートからは割り込み要求信号は出力
されない。例えばフェッチカウンタ２０２の値が最大で
ある場合にはＡＮＤゲート２３２からはtrueが、２３
１,２３３,２３４からはfalse が出力されゲート２４２
からは割り込み信号が出力され、２４１，２４３，２４
４からは割り込み信号は出力されない。ゲート２４２か
らの割り込み信号は信号線１２２のintr、信号線１１２
をへてｐｕ１０２へ送られ、割り込み動作が開始され
る。

【００１８】本実施例によればフェッチの間隔が短いプ
ロセッサに対して優先的に割り込みを発生させ、キャッ
シュのヒット率が高くフェッチ間隔の長いＰＵへの割り
込みが抑止される。

【００１９】第二の実施例を図１，図３で説明する。図
１は本発明によるコンピュータシステムのブロック図，
図３は図１の中の割り込み制御回路のブロック図であ
る。第一の実施例では信号線１２１−１２４は命令の読
込み信号(フェッチ信号)と割り込み要求信号であった
が、今回の例では主記憶へのアクセスの信号全体が入力
されているとする。ＰＵからのメモリアクセスのうち特
定のアドレスに対するメモリ要求があると、その要求は
主記憶１０５へは送られず、信号線１２１−１２４を経
由して記憶装置３０１−３０４へ送られるとする。本実
施例では0x10000000番地へのワードアクセスは主記憶で
はなく各ＰＵ毎に設けた記憶装置３０１−３０４へのア
クセスになるものとする。図２と図３の相違点はフェッ
チカウンタ２０１−２０４とタイマ２００が記憶装置３
０１−３０４に代わったことである。

【００２０】各ＰＵから通常の主記憶アクセスと同じ手
順で0x10000000番地アクセスの要求があると、その処理
要求は対応する記憶装置へのアクセスとなる。例えば、
ＰＵ１０３から0x10000000番地へ数値0x1234を書き込む
ような命令がでると、記憶装置３０３に0x1234が記憶さ
れることになる。このようにして各ＰＵ１０１−１０４
は0x10000000番地へのアクセスによって対応する記憶装
置３０１−３０４へのデータ書き込みを行う。

【００２１】第一の実施例と全く同じ動作をすることに
より記憶装置３０１−３０４の中の最大の値を保持して
いる記憶装置に対応するＡＮＤゲートからはtrueが、そ
の他のＡＮＤゲートからはfalse が出力される。

【００２２】入出力装置１０７において割り込み要因が
発生すると、第一の実施例と同じ動作により記憶装置３
０１−３０４の中の最大値を保持している記憶装置に対
応するゲートから割り込み要求信号が出力され、それ以
外のゲートからは割り込み要求は出力されない。

【００２３】このような環境下で次のような図４に示す
ソフトウェアの動作を考える。

【００２４】これは指定された領域のデータを指定され
た領域へ指定されたサイズ分転送するプログラムであ
る。この例で、主記憶装置１０５，バス１１０は十分高
速で、各ＰＵからのメモリアクセスは並行に実行できる
とする。ＰＵ１０１，１０２,１０３，１０４における
データ転送量はそれぞれ１ＭＢ，２ＭＢ,４ＭＢ,８ＭＢ
とする。

【００２５】ステップ４０１，４０２により各ＰＵは各
記憶装置３０１−３０４からの情報を読み取りそれを各
コンテクスト上の一時変数ｓに格納し、各記憶装置に−
0x1000000，−0x2000000，−0x4000000，−0x8000000が
記録される。ステップ４０３−４０３は通常のメモリ転
送である。これらを実行中に入出力装置１０７から割り
込み要求が出力されたとする。これまで述べてきた動作
のとおり、各記憶装置３０１−３０４の中で最大値を保
持している記憶装置３０１に対応するＰＵ１０１へ割り
込み信号は出力され割り込みの開始処理が実行される。

【００２６】以上本実施例によれば、より多くの情報を
転送しようとするプログラムへの割り込みが抑止され、
そのＰＵにおけるキャッシュのヒット率の低下を防ぎ、
システム全体としてのスループットを向上させることが
できる。

【００２７】

【発明の効果】本発明によれば、命令キャッシュへのヒ
ット率が高いＰＵへの割り込み発生を抑止し、割り込み
処理によるキャッシュミスの増加を抑えることができる
ようになる。

【００２８】ソフトウェアが自分が実行する特定部分に
ついてキャッシュへのヒット率が良くなることが予測で
きるような場合には、その情報をもとにソフトウェアの
特定部分だけ割り込み要求が発生しにくくなるような手
段をソフトウェアが利用できるようになる。

【図面の簡単な説明】

【図１】第一の実施例，第二の実施例におけるシステム
ブロック図。

【図２】第一の実施例における割り込み制御回路のブロ
ック図。

【図３】第二の実施例における割り込み制御回路の詳細
なブロック図。

【図４】第二の実施例を実行するプログラムのフローチ
ャート。

【符号の説明】

１０１−１０４…ＰＵ、１０５…主記憶装置、１０７…
入出力装置、１０６…割り込み制御装置、２００…クロ
ック、２０１−２０４…フェッチのカウンタ、２１１−
２１３…比較器、２３１−２３４…ＡＮＤゲート、２４
１−２４４…割り込み信号のゲート、３０１−３０４…
記憶装置。

Claims (2)

【特許請求の範囲】
1. 【請求項１】キャッシュメモリを内蔵するプロセッシン
   グユニットから構成されたマルチプロセッサシステムに
   おいて、前記各プロセッシングユニットから出力される
   命令読み取り要求信号の頻度を計測する手段を設け、各
   入出力装置からの割り込み要求発生時に前記各プロセッ
   シングユニットからの命令読み取り信号の頻度に応じて
   割り込むプロセッシングユニットを決定すること特徴と
   する割り込み制御方式。
2. 【請求項２】キャッシュメモリを内蔵するプロセッシン
   グユニットから構成されたマルチプロセッサシステムに
   おいて、前記プロセッシングユニット毎に１ワードの記
   憶装置を設け、ソフトウェアの動作状況に応じて前記ソ
   フトウェアが前記キャッシュメモリに値を代入し、各入
   出力装置からの割り込み要求発生時に、前記キャッシュ
   メモリに記憶された値の大小により割り込むプロセッシ
   ングユニットを決定することを特徴とする割り込み制御
   方式。