JPH07115128A - 絶縁物分離半導体装置 - Google Patents
絶縁物分離半導体装置Info
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- JPH07115128A JPH07115128A JP25873893A JP25873893A JPH07115128A JP H07115128 A JPH07115128 A JP H07115128A JP 25873893 A JP25873893 A JP 25873893A JP 25873893 A JP25873893 A JP 25873893A JP H07115128 A JPH07115128 A JP H07115128A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】配線レイアウトが容易で集積度を向上可能な絶
縁物分離半導体装置を提供する。 【構成】第１発明の絶縁物分離半導体装置では、一対の
島状半導体領域１００、１０１の間にトレンチ埋設領域
３００、３０１を挟んで介設されてこれら島状半導体領
域１００、１０１内の結晶欠陥を低減する単結晶のＮ型
結晶欠陥抑止領域２００の上方に多層配線接続用のビア
ホール２２が開口される。第２発明の絶縁物分離半導体
装置では、隣接する一対の前記島状能動素子セル領域１
００、１０１に挟まれるＮ型結晶欠陥抑止領域２００及
びその両側の一対のトレンチ埋設領域３００、３０１の
上方にまたがって、ビアホールが開口される。
縁物分離半導体装置を提供する。 【構成】第１発明の絶縁物分離半導体装置では、一対の
島状半導体領域１００、１０１の間にトレンチ埋設領域
３００、３０１を挟んで介設されてこれら島状半導体領
域１００、１０１内の結晶欠陥を低減する単結晶のＮ型
結晶欠陥抑止領域２００の上方に多層配線接続用のビア
ホール２２が開口される。第２発明の絶縁物分離半導体
装置では、隣接する一対の前記島状能動素子セル領域１
００、１０１に挟まれるＮ型結晶欠陥抑止領域２００及
びその両側の一対のトレンチ埋設領域３００、３０１の
上方にまたがって、ビアホールが開口される。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁物分離半導体装置
に関する。
に関する。
【０００２】
【従来の技術】従来より、側面が一対の絶縁物隔壁及び
その間のポリシリコン溝埋め領域からなるトレンチ埋設
領域により側面を絶縁分離された島状半導体領域内に半
導体素子を形成した絶縁物分離半導体装置が知られてい
る。この種の絶縁物分離半導体装置において、上記した
絶縁物埋設による結晶欠陥増加を抑止するために、隣接
する一対の島状半導体領域を囲む一対のトレンチ埋設領
域の間に単結晶領域からなる結晶欠陥抑止領域（通常、
Ｎ型であり以下、Ｎ型結晶欠陥抑止領域という）を介設
することが知られている。
その間のポリシリコン溝埋め領域からなるトレンチ埋設
領域により側面を絶縁分離された島状半導体領域内に半
導体素子を形成した絶縁物分離半導体装置が知られてい
る。この種の絶縁物分離半導体装置において、上記した
絶縁物埋設による結晶欠陥増加を抑止するために、隣接
する一対の島状半導体領域を囲む一対のトレンチ埋設領
域の間に単結晶領域からなる結晶欠陥抑止領域（通常、
Ｎ型であり以下、Ｎ型結晶欠陥抑止領域という）を介設
することが知られている。
【０００３】
【発明が解決しようとする課題】上記したＮ型結晶欠陥
抑止領域を有する絶縁物分離半導体装置において、多層
配線を採用する場合、当然、下層電極配線と上層電極配
線とをビアホールを通じて接続する必要が生じる。そこ
で、Ｎ型結晶欠陥抑止領域を持たない従来の多重配線方
式の絶縁物分離半導体装置では、半導体素子を形成しな
い特別のアイドル領域の上にこのビアホールを配置する
ことにより、半導体素子直上の開口などの凹凸の影響が
ビアホール部分に悪影響を与えないように配慮してい
る。
抑止領域を有する絶縁物分離半導体装置において、多層
配線を採用する場合、当然、下層電極配線と上層電極配
線とをビアホールを通じて接続する必要が生じる。そこ
で、Ｎ型結晶欠陥抑止領域を持たない従来の多重配線方
式の絶縁物分離半導体装置では、半導体素子を形成しな
い特別のアイドル領域の上にこのビアホールを配置する
ことにより、半導体素子直上の開口などの凹凸の影響が
ビアホール部分に悪影響を与えないように配慮してい
る。
【０００４】しかしながらこのようなアイドル領域を設
けることは、配線レイアウトに制約を生じ、またチップ
の集積度を低下するという問題があった。本発明は上記
問題に鑑みなされたものであり、配線レイアウトの制約
やチップの集積度の低下といった問題を解決可能な絶縁
物分離半導体装置を提供することを、その目的としてい
る。
けることは、配線レイアウトに制約を生じ、またチップ
の集積度を低下するという問題があった。本発明は上記
問題に鑑みなされたものであり、配線レイアウトの制約
やチップの集積度の低下といった問題を解決可能な絶縁
物分離半導体装置を提供することを、その目的としてい
る。
【０００５】
【課題を解決するための手段】第１発明の絶縁物分離半
導体装置は、一対の絶縁物隔壁及びその間のポリシリコ
ン溝埋め領域からなるトレンチ埋設領域により側面が絶
縁分離されて規則的に配列されるとともに、内部に素子
を内蔵する複数の島状半導体領域と、前記トレンチ埋設
領域を挟んで前記各島状半導体領域を囲包するＮ型単結
晶欠陥抑止領域と、前記島状半導体領域、前記ポリシリ
コン溝埋め領域及び前記Ｎ型結晶欠陥抑止領域上に絶縁
膜を介して延設される下層電極配線と、前記Ｎ型結晶欠
陥抑止領域の上方のみにて前記下層電極配線上の層間絶
縁膜に開口されるビアホールと、前記層間絶縁膜上に延
設され、前記ビアホールを通じて前記下層電極配線に接
続される上層電極配線とを備えることを特徴としてい
る。
導体装置は、一対の絶縁物隔壁及びその間のポリシリコ
ン溝埋め領域からなるトレンチ埋設領域により側面が絶
縁分離されて規則的に配列されるとともに、内部に素子
を内蔵する複数の島状半導体領域と、前記トレンチ埋設
領域を挟んで前記各島状半導体領域を囲包するＮ型単結
晶欠陥抑止領域と、前記島状半導体領域、前記ポリシリ
コン溝埋め領域及び前記Ｎ型結晶欠陥抑止領域上に絶縁
膜を介して延設される下層電極配線と、前記Ｎ型結晶欠
陥抑止領域の上方のみにて前記下層電極配線上の層間絶
縁膜に開口されるビアホールと、前記層間絶縁膜上に延
設され、前記ビアホールを通じて前記下層電極配線に接
続される上層電極配線とを備えることを特徴としてい
る。
【０００６】第２発明の絶縁物分離半導体装置は、一対
の絶縁物隔壁及びその間のポリシリコン溝埋め領域から
なるトレンチ埋設領域により側面が絶縁分離されて規則
的に配列されるとともに、内部に素子を内蔵する複数の
島状半導体領域と、前記トレンチ埋設領域を挟んで前記
各島状半導体領域を囲包するＮ型単結晶欠陥抑止領域
と、前記島状半導体領域、前記ポリシリコン溝埋め領域
及び前記Ｎ型結晶欠陥抑止領域上に絶縁膜を介して延設
される下層電極配線と、隣接する一対の前記島状半導体
領域に挟まれる前記Ｎ型結晶欠陥抑止領域及びその両側
の一対の前記トレンチ埋設領域の上方にまたがって前記
下層電極配線上の層間絶縁膜に開口されるビアホール
と、前記層間絶縁膜上に延設され、前記ビアホールを通
じて前記下層電極配線に接続される上層電極配線と、を
備えることを特徴としている。
の絶縁物隔壁及びその間のポリシリコン溝埋め領域から
なるトレンチ埋設領域により側面が絶縁分離されて規則
的に配列されるとともに、内部に素子を内蔵する複数の
島状半導体領域と、前記トレンチ埋設領域を挟んで前記
各島状半導体領域を囲包するＮ型単結晶欠陥抑止領域
と、前記島状半導体領域、前記ポリシリコン溝埋め領域
及び前記Ｎ型結晶欠陥抑止領域上に絶縁膜を介して延設
される下層電極配線と、隣接する一対の前記島状半導体
領域に挟まれる前記Ｎ型結晶欠陥抑止領域及びその両側
の一対の前記トレンチ埋設領域の上方にまたがって前記
下層電極配線上の層間絶縁膜に開口されるビアホール
と、前記層間絶縁膜上に延設され、前記ビアホールを通
じて前記下層電極配線に接続される上層電極配線と、を
備えることを特徴としている。
【０００７】第２発明の好適な態様において、前記トレ
ンチ埋設領域の前記ポリシリコン溝埋め領域上のフィー
ルド酸化膜の表面は、前記Ｎ型結晶欠陥抑止領域上のフ
ィールド酸化膜の表面に対し平坦になっている。
ンチ埋設領域の前記ポリシリコン溝埋め領域上のフィー
ルド酸化膜の表面は、前記Ｎ型結晶欠陥抑止領域上のフ
ィールド酸化膜の表面に対し平坦になっている。
【０００８】
【作用及び発明の効果】本発明のビアホールは、隣接す
る一対の前記島状能動素子セル領域に挟まれるＮ型結晶
欠陥抑止領域の上方にのみ、ビアホールを開口する。こ
のようにすれば、従来のようにビアホール領域直下に上
記アイドル領域を設定する必要が無くチップの集積度が
低下することもない。また、Ｎ型結晶欠陥抑止領域は各
島状半導体領域を囲んで縦横に存在するので、レイアウ
トに制約を生じることなく、従来のようにアイドル領域
上方のビアホールまで無駄に配線を引き回す必要もな
く、簡潔な配線レイアウト及び高集積度を有する絶縁物
分離半導体装置を実現することができる。
る一対の前記島状能動素子セル領域に挟まれるＮ型結晶
欠陥抑止領域の上方にのみ、ビアホールを開口する。こ
のようにすれば、従来のようにビアホール領域直下に上
記アイドル領域を設定する必要が無くチップの集積度が
低下することもない。また、Ｎ型結晶欠陥抑止領域は各
島状半導体領域を囲んで縦横に存在するので、レイアウ
トに制約を生じることなく、従来のようにアイドル領域
上方のビアホールまで無駄に配線を引き回す必要もな
く、簡潔な配線レイアウト及び高集積度を有する絶縁物
分離半導体装置を実現することができる。
【０００９】更に、島状半導体領域及びトレンチ埋設領
域上方にビアホールを開口しないので、島状半導体領域
及びトレンチ埋設領域の表面の凹凸の影響によりビアホ
ールの接続信頼性が低下することもない。第２発明のビ
アホールは、隣接する一対の前記島状能動素子セル領域
に挟まれるＮ型結晶欠陥抑止領域及びその両側の一対の
トレンチ埋設領域の上方にまたがって、開口される。
域上方にビアホールを開口しないので、島状半導体領域
及びトレンチ埋設領域の表面の凹凸の影響によりビアホ
ールの接続信頼性が低下することもない。第２発明のビ
アホールは、隣接する一対の前記島状能動素子セル領域
に挟まれるＮ型結晶欠陥抑止領域及びその両側の一対の
トレンチ埋設領域の上方にまたがって、開口される。
【００１０】このようにすれば、上記第１発明の効果の
他に以下の効果を奏し得る。すなわち、Ｎ型結晶欠陥抑
止領域の幅を縮小してもビアホールの幅は両側のトレン
チ埋設領域の幅だけ従来より広幅となっているので、ビ
アホール抵抗の増大、接続の信頼性の低下といった問題
を解消しつつ、集積度を向上することができる。
他に以下の効果を奏し得る。すなわち、Ｎ型結晶欠陥抑
止領域の幅を縮小してもビアホールの幅は両側のトレン
チ埋設領域の幅だけ従来より広幅となっているので、ビ
アホール抵抗の増大、接続の信頼性の低下といった問題
を解消しつつ、集積度を向上することができる。
【００１１】また、ビアホールを島状半導体領域の上方
に開口しないので、島状半導体領域上における各下層電
極配線やコンタクト開口などのための層間絶縁膜の凹凸
の影響がビアホール及びそれを埋める上層電極配線に及
ぶことがなく、接続の信頼性の向上（段差切れの防
止）、短絡防止を図ることができる。すなわち、ビアホ
ールの開口端では必然的に上層電極配線は段差をもつこ
ととなるので、このビアホールの開口端近傍において、
上記層間絶縁膜の凹凸を回避することが段差切れ低減の
ために好適である。
に開口しないので、島状半導体領域上における各下層電
極配線やコンタクト開口などのための層間絶縁膜の凹凸
の影響がビアホール及びそれを埋める上層電極配線に及
ぶことがなく、接続の信頼性の向上（段差切れの防
止）、短絡防止を図ることができる。すなわち、ビアホ
ールの開口端では必然的に上層電極配線は段差をもつこ
ととなるので、このビアホールの開口端近傍において、
上記層間絶縁膜の凹凸を回避することが段差切れ低減の
ために好適である。
【００１２】更に第２発明の好適な態様では、トレンチ
埋設領域のポリシリコン溝埋め領域上のフィールド酸化
膜の表面は、Ｎ型結晶欠陥抑止領域上のフィールド酸化
膜の表面に対し平坦になっている。このようにすれば、
ビアホール下方の凹凸低減によりビアホール接続の信頼
性を一層向上することができる。
埋設領域のポリシリコン溝埋め領域上のフィールド酸化
膜の表面は、Ｎ型結晶欠陥抑止領域上のフィールド酸化
膜の表面に対し平坦になっている。このようにすれば、
ビアホール下方の凹凸低減によりビアホール接続の信頼
性を一層向上することができる。
【００１３】
（実施例１）以下、本発明の絶縁物分離半導体装置の製
造工程の一実施例を図１〜図１３を参照して説明する。
Ｐ- 型の第１の単結晶シリコン基板１の一方の主面に鏡
面研磨を施した後、熱酸化を施し絶縁膜（シリコン酸化
膜）２を形成する。そして、この第１のシリコン基板１
表面の絶縁膜２側に、鏡面研磨された主面を有する第２
の単結晶シリコン基板３を充分に清浄な雰囲気下で密
着、加熱して、それぞれのシリコン基板１、３で絶縁膜
２を挟むように一体に接合する。これにより、第１のシ
リコン基板１上に絶縁膜２を介して第２のシリコン基板
３を接合して構成されたＳＯＩ基板が作製される（図１
参照）。なお、図１中、４は接合を施す前に第２のＮ-
型シリコン基板３表面よりドーピングすることにより形
成したＮ型の高濃度不純物（Ｓｂ）層である。
造工程の一実施例を図１〜図１３を参照して説明する。
Ｐ- 型の第１の単結晶シリコン基板１の一方の主面に鏡
面研磨を施した後、熱酸化を施し絶縁膜（シリコン酸化
膜）２を形成する。そして、この第１のシリコン基板１
表面の絶縁膜２側に、鏡面研磨された主面を有する第２
の単結晶シリコン基板３を充分に清浄な雰囲気下で密
着、加熱して、それぞれのシリコン基板１、３で絶縁膜
２を挟むように一体に接合する。これにより、第１のシ
リコン基板１上に絶縁膜２を介して第２のシリコン基板
３を接合して構成されたＳＯＩ基板が作製される（図１
参照）。なお、図１中、４は接合を施す前に第２のＮ-
型シリコン基板３表面よりドーピングすることにより形
成したＮ型の高濃度不純物（Ｓｂ）層である。
【００１４】次に、第２のシリコン基板３側の表面にパ
ッド酸化膜８ａを熱酸化にて形成し、さらにその表面に
第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁層
としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。ここで、Ｓｉ3 Ｎ4 膜９を形成する
のは、ＳｉＯ2 膜１０のエッチング除去時にＳｉ3 Ｎ4
膜９によりその下層にあるパッド酸化膜８ａあるいは絶
縁膜１３等の酸化膜がエッチングされるのを抑止するた
めである。
ッド酸化膜８ａを熱酸化にて形成し、さらにその表面に
第１の絶縁層としてのＳｉ3 Ｎ4 膜９及び第２の絶縁層
としてのＳｉＯ2 膜１０を順次ＣＶＤ法により堆積さ
せ、１０００℃のアニール処理を行なって、ＳｉＯ2 膜
１０を緻密化する。ここで、Ｓｉ3 Ｎ4 膜９を形成する
のは、ＳｉＯ2 膜１０のエッチング除去時にＳｉ3 Ｎ4
膜９によりその下層にあるパッド酸化膜８ａあるいは絶
縁膜１３等の酸化膜がエッチングされるのを抑止するた
めである。
【００１５】次に、表面側に図示しないレジストを堆積
し、公知のフォトリングラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3 系ガスを用いたＲ．Ｉ．Ｅ処理を
施し、ＳｉＯ2 膜１０を表面に形成されたレジストをマ
スクとして、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッ
ド酸化膜８ａをシリコン基板３の表面に達するまで選択
的にエッチングして開口１１を形成する（図２参照）。
なお、図２はレジスト剥離後の状態を示している。
し、公知のフォトリングラフィ処理とエッチングガスと
してＣＦ4 ，ＣＨＦ3 系ガスを用いたＲ．Ｉ．Ｅ処理を
施し、ＳｉＯ2 膜１０を表面に形成されたレジストをマ
スクとして、ＳｉＯ2 膜１０，Ｓｉ3 Ｎ4 膜９及びパッ
ド酸化膜８ａをシリコン基板３の表面に達するまで選択
的にエッチングして開口１１を形成する（図２参照）。
なお、図２はレジスト剥離後の状態を示している。
【００１６】次に、ＳｉＯ2 膜１０をマスクにしてエッ
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングす
る。ＳｉＯ2 膜１０とシリコン基板３とのエッチング選
択比により良好に分離溝（トレンチ）１２が絶縁膜２に
達するように、前工程におけるＳｉＯ2 膜１０の堆積厚
さが決定されている。
チングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理
により第２のシリコン基板３を選択的にエッチングす
る。ＳｉＯ2 膜１０とシリコン基板３とのエッチング選
択比により良好に分離溝（トレンチ）１２が絶縁膜２に
達するように、前工程におけるＳｉＯ2 膜１０の堆積厚
さが決定されている。
【００１７】次に、分離溝１２の内壁面にＣ．Ｄ．Ｅ処
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ
2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。次に、Ｃ．
Ｄ．Ｅ処理した分離溝１２の内壁面をアニール処理す
る。このアニール処理は、例えば、Ｎ2 雰囲気下におい
て１０００℃の温度で３０分間加熱することにより行
う。次に、アニール処理した分離溝１２の内壁面を犠牲
酸化処理するようにしてもよい。この犠牲酸化処理は、
例えば１０００℃のドライ酸化により５００Åの犠牲酸
化膜を形成後、この犠牲酸化膜をフッ酸で除去するよう
にする（図３参照）。
理を施す。このＣ．Ｄ．Ｅ処理は、ＲＦ放電型のプラズ
マエッチング装置を用い、例えば原料ガス：ＣＦ4 ，Ｏ
2 ，Ｎ2 、周波数：１３．５６ＭＨｚ、エッチング速
度：１５００Å／ｍｉｎ，プラズマからウエハまでの距
離：１００ｃｍの条件で行う。これにより、分離溝１２
の内壁面が約１５００Åエッチングされる。次に、Ｃ．
Ｄ．Ｅ処理した分離溝１２の内壁面をアニール処理す
る。このアニール処理は、例えば、Ｎ2 雰囲気下におい
て１０００℃の温度で３０分間加熱することにより行
う。次に、アニール処理した分離溝１２の内壁面を犠牲
酸化処理するようにしてもよい。この犠牲酸化処理は、
例えば１０００℃のドライ酸化により５００Åの犠牲酸
化膜を形成後、この犠牲酸化膜をフッ酸で除去するよう
にする（図３参照）。
【００１８】次に、分離溝１２の内壁面に例えば１０５
０℃のウェット熱酸化により絶縁被膜１３を形成し、続
いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上上にも堆積することにな
る（図４参照）。次に、ドライエッチング処理により、
ＳｉＯ2 膜１０の上に堆積した余分なポリシリコン１４
をドライエッチングによりエッチングバック（１回目）
する（図５参照）。この時、分離溝１２内に残るポリシ
リコン１４の上端はＳｉ3 Ｎ4 膜９より上部になるよう
エッチングをストップさせる。
０℃のウェット熱酸化により絶縁被膜１３を形成し、続
いてポリシリコン１４をＬＰーＣＶＤ法により堆積す
る。このとき、ポリシリコン１４は分離溝１２内を埋設
するとともにＳｉＯ2 膜１０上上にも堆積することにな
る（図４参照）。次に、ドライエッチング処理により、
ＳｉＯ2 膜１０の上に堆積した余分なポリシリコン１４
をドライエッチングによりエッチングバック（１回目）
する（図５参照）。この時、分離溝１２内に残るポリシ
リコン１４の上端はＳｉ3 Ｎ4 膜９より上部になるよう
エッチングをストップさせる。
【００１９】次に、フッ素溶液によるウェットエッチン
グ処理によりＳｉＯ2 膜１０をエッチング除去する。こ
の時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4 膜９より上部
に上端がくるように残した多結晶シリコン１４とがエッ
チングストッパとなり、パッド酸化膜８ａ及び分離溝１
２の内壁面に形成された絶縁被膜１３はエッチングされ
ない（図６参照）。
グ処理によりＳｉＯ2 膜１０をエッチング除去する。こ
の時、Ｓｉ3 Ｎ4 膜９と、このＳｉ3 Ｎ4 膜９より上部
に上端がくるように残した多結晶シリコン１４とがエッ
チングストッパとなり、パッド酸化膜８ａ及び分離溝１
２の内壁面に形成された絶縁被膜１３はエッチングされ
ない（図６参照）。
【００２０】次に、ドライエッチング処理により、分離
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御する（図７
参照）。
溝１２内に埋め込まれた多結晶シリコン１４のＳｉ3 Ｎ
4 膜９より上に突出している部分をエッチングバック
（２回目）する。この時、次工程でポリシリコン１４の
上側に後述する熱酸化膜１５を成長させたときに、熱酸
化膜１５と周囲のパッド酸化膜８ａとが同一高さとなる
ように、ポリシリコン１４の上端はパッド酸化膜８ａの
上端から０．３μｍ程度下側となるよう制御する（図７
参照）。
【００２１】次いで、分離溝１２内に埋め込まれたポリ
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図８参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図９参
照）。図９からも明らかなように、分離溝１２の部分に
おける段差が低減される。そして、公知のフォトリソグ
ラフィ、不純物拡散工程により、Ｐウエル領域６、Ｎウ
エル領域（図示せず）を第２のシリコン基板３側に形成
する（図１０参照）。
シリコンシリコン１４の上部をＳｉ 3 Ｎ4 膜９により選
択的に熱酸化して酸化膜１５を成長させ（図８参照）、
その後、Ｓｉ3 Ｎ4 膜９をエッチング除去する（図９参
照）。図９からも明らかなように、分離溝１２の部分に
おける段差が低減される。そして、公知のフォトリソグ
ラフィ、不純物拡散工程により、Ｐウエル領域６、Ｎウ
エル領域（図示せず）を第２のシリコン基板３側に形成
する（図１０参照）。
【００２２】この後、第２のシリコン基板３側の表面
に、フィールド酸化膜８をＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成する。なお、ＬＯＣＯＳ法
は、基板表面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ
4 膜を再び形成した後、該Ｓｉ 3 Ｎ4 膜が形成されてい
ない部位を熱酸化などにより酸化して厚いフィールド酸
化膜８を形成するもので、ＬＯＣＯＳ法による酸化後、
上記Ｓｉ3 Ｎ4 膜はＨ3ＰＯ4 により除去される。
に、フィールド酸化膜８をＬＯＣＯＳ（Local Oxidatio
n of Silicon）法により形成する。なお、ＬＯＣＯＳ法
は、基板表面の所定部位に酸化抑制膜としてのＳｉ3 Ｎ
4 膜を再び形成した後、該Ｓｉ 3 Ｎ4 膜が形成されてい
ない部位を熱酸化などにより酸化して厚いフィールド酸
化膜８を形成するもので、ＬＯＣＯＳ法による酸化後、
上記Ｓｉ3 Ｎ4 膜はＨ3ＰＯ4 により除去される。
【００２３】この時、熱酸化膜１５の表面のＳｉ3 Ｎ4
膜９は除去されるので、ＬＯＣＯＳ酸化時、熱酸化膜１
５を通じてその直下のポリシリコン１４が酸化され、熱
酸化膜１５が盛り上がる。しかし、ポリシリコン１４の
上端をパッド酸化膜８ａの上端から０．３μｍ程度下側
となるよう制御しているので（図７参照）、ＬＯＣＯＳ
酸化終了後、第２のシリコン基板３の表面のＬＯＣＯＳ
酸化によるフィールド酸化膜８は、上記盛り上がった熱
酸化膜１５とほとんど同じ高さとなり、その結果として
絶縁被膜（絶縁物隔壁）１３、熱酸化膜１５の上面は、
第２のシリコン基板３の表面のＬＯＣＯＳ酸化によるフ
ィールド酸化膜８の上面に対して平坦とすることができ
る（図１１参照）。
膜９は除去されるので、ＬＯＣＯＳ酸化時、熱酸化膜１
５を通じてその直下のポリシリコン１４が酸化され、熱
酸化膜１５が盛り上がる。しかし、ポリシリコン１４の
上端をパッド酸化膜８ａの上端から０．３μｍ程度下側
となるよう制御しているので（図７参照）、ＬＯＣＯＳ
酸化終了後、第２のシリコン基板３の表面のＬＯＣＯＳ
酸化によるフィールド酸化膜８は、上記盛り上がった熱
酸化膜１５とほとんど同じ高さとなり、その結果として
絶縁被膜（絶縁物隔壁）１３、熱酸化膜１５の上面は、
第２のシリコン基板３の表面のＬＯＣＯＳ酸化によるフ
ィールド酸化膜８の上面に対して平坦とすることができ
る（図１１参照）。
【００２４】次に、パッド酸化膜８ａ除去後、薄いゲ−
ト酸化膜を形成し、ＬＰーＣＶＤ処理、フォトリソグラ
フィ及びエッチング処理を施すことによりポリシリコン
配線（ゲ−ト電極）１６を形成し、さらに選択ドーピン
グによりＰ型ベース領域１７、Ｎ+ 拡散層１８を形成す
る（図１２参照）。続いてＰＳＧ、ＢＰＳＧ等の層間絶
縁膜１９を堆積し、必要な部分にコンタクトホールを形
成し、アルミ配線（本発明でいう下層電極配線）２０を
形成し、更にＰＳＧ、ＢＰＳＧ等の層間絶縁膜２１を堆
積し、この層間絶縁膜２１にビアホール２２を開口し、
更にその上にアルミ配線（本発明でいう上層電極配線）
２３を形成し、プラズマＣＶＤによる窒化膜等よりなる
保護膜（図示せず）を形成して、ＣＭＯＳトランジス
タ、バイポーラトランジスタを複合化したＢｉーＣＭＯ
Ｓ半導体装置（図１３参照）が製造される。
ト酸化膜を形成し、ＬＰーＣＶＤ処理、フォトリソグラ
フィ及びエッチング処理を施すことによりポリシリコン
配線（ゲ−ト電極）１６を形成し、さらに選択ドーピン
グによりＰ型ベース領域１７、Ｎ+ 拡散層１８を形成す
る（図１２参照）。続いてＰＳＧ、ＢＰＳＧ等の層間絶
縁膜１９を堆積し、必要な部分にコンタクトホールを形
成し、アルミ配線（本発明でいう下層電極配線）２０を
形成し、更にＰＳＧ、ＢＰＳＧ等の層間絶縁膜２１を堆
積し、この層間絶縁膜２１にビアホール２２を開口し、
更にその上にアルミ配線（本発明でいう上層電極配線）
２３を形成し、プラズマＣＶＤによる窒化膜等よりなる
保護膜（図示せず）を形成して、ＣＭＯＳトランジス
タ、バイポーラトランジスタを複合化したＢｉーＣＭＯ
Ｓ半導体装置（図１３参照）が製造される。
【００２５】この時、ビアホール２２は、Ｎ型結晶欠陥
抑止領域２００の上方でのみ開口される。すなわち、ビ
アホール２２は、隣接する２つの島状半導体領域１０
０、１０１及びそれらを囲包するトレンチ埋設領域３０
０、３０１の上方では開口されない。なお、トレンチ埋
設領域３００、３０１はそれぞれ、シリコン酸化膜から
なる絶縁被膜（絶縁物隔壁）１３と、両側の絶縁被膜
（絶縁物隔壁）１３の間のトレンチに埋め込まれたポリ
シリコン溝埋め領域（上記でいうポリシリコン）１４と
からなる。
抑止領域２００の上方でのみ開口される。すなわち、ビ
アホール２２は、隣接する２つの島状半導体領域１０
０、１０１及びそれらを囲包するトレンチ埋設領域３０
０、３０１の上方では開口されない。なお、トレンチ埋
設領域３００、３０１はそれぞれ、シリコン酸化膜から
なる絶縁被膜（絶縁物隔壁）１３と、両側の絶縁被膜
（絶縁物隔壁）１３の間のトレンチに埋め込まれたポリ
シリコン溝埋め領域（上記でいうポリシリコン）１４と
からなる。
【００２６】図１４に図１３の要部拡大平面図を示す。
Ｎ型結晶欠陥抑止領域２００の幅方向において、ビアホ
ール２２はＮ型結晶欠陥抑止領域２００の上方に形成さ
れており、更に上層電極配線２３もＮ型結晶欠陥抑止領
域２００の上方に延在している。このようにすれば、寄
生容量低減などのために直線状のＮ型結晶欠陥抑止領域
２００の上方に直線状に延設した上層電極配線２３か
ら、何ら枝線を延設したり、上層電極配線２３を屈曲し
たりすることなく、上層電極配線２３と下層電極配線２
０とをビアホール接続することができ、上層電極配線２
３の配線レイアウトが簡単となる。
Ｎ型結晶欠陥抑止領域２００の幅方向において、ビアホ
ール２２はＮ型結晶欠陥抑止領域２００の上方に形成さ
れており、更に上層電極配線２３もＮ型結晶欠陥抑止領
域２００の上方に延在している。このようにすれば、寄
生容量低減などのために直線状のＮ型結晶欠陥抑止領域
２００の上方に直線状に延設した上層電極配線２３か
ら、何ら枝線を延設したり、上層電極配線２３を屈曲し
たりすることなく、上層電極配線２３と下層電極配線２
０とをビアホール接続することができ、上層電極配線２
３の配線レイアウトが簡単となる。
【００２７】また、Ｎ型結晶欠陥抑止領域２００の表面
は島状半導体領域３００、３０１の表面に比較して平坦
であるので、上層電極配線２３のビアホール接続部及び
他の部分の段差切れを抑止することができる。 （実施例２）他の実施例を図１５及び図１６を参照して
説明する。
は島状半導体領域３００、３０１の表面に比較して平坦
であるので、上層電極配線２３のビアホール接続部及び
他の部分の段差切れを抑止することができる。 （実施例２）他の実施例を図１５及び図１６を参照して
説明する。
【００２８】この実施例の製造プロセスは実施例１と同
じであるが、ビアホール２２は、隣接する２つの島状半
導体領域１００、１０１の間のＮ型結晶欠陥抑止領域２
００と、このＮ型結晶欠陥抑止領域２００と島状半導体
領域１００、１０１との間のトレンチ埋設領域３００、
３０１とにまたがって開口される。ちなみに、トレンチ
埋設領域３００、３０１はそれぞれ、シリコン酸化膜か
らなる絶縁被膜（絶縁物隔壁）１３と、両側の絶縁被膜
（絶縁物隔壁）１３の間のトレンチに埋め込まれたポリ
シリコン溝埋め領域（上記でいうポリシリコン）１４と
からなる。
じであるが、ビアホール２２は、隣接する２つの島状半
導体領域１００、１０１の間のＮ型結晶欠陥抑止領域２
００と、このＮ型結晶欠陥抑止領域２００と島状半導体
領域１００、１０１との間のトレンチ埋設領域３００、
３０１とにまたがって開口される。ちなみに、トレンチ
埋設領域３００、３０１はそれぞれ、シリコン酸化膜か
らなる絶縁被膜（絶縁物隔壁）１３と、両側の絶縁被膜
（絶縁物隔壁）１３の間のトレンチに埋め込まれたポリ
シリコン溝埋め領域（上記でいうポリシリコン）１４と
からなる。
【００２９】図１６に図１５の要部拡大平面図を示す。
Ｎ型結晶欠陥抑止領域２００の幅方向において、ビアホ
ール２２の開口端は丁度、トレンチ埋設領域３００、３
０１の各ポリシリコン溝埋め領域１４の上方に位置して
おり、そのために、Ｎ型結晶欠陥抑止領域２００の幅が
狭くても充分にビアホール２２の幅を確保することがで
き、このビアホール２２を通じての両配線２０、２３の
接続の信頼性を確保しつつ集積度を向上することができ
る。
Ｎ型結晶欠陥抑止領域２００の幅方向において、ビアホ
ール２２の開口端は丁度、トレンチ埋設領域３００、３
０１の各ポリシリコン溝埋め領域１４の上方に位置して
おり、そのために、Ｎ型結晶欠陥抑止領域２００の幅が
狭くても充分にビアホール２２の幅を確保することがで
き、このビアホール２２を通じての両配線２０、２３の
接続の信頼性を確保しつつ集積度を向上することができ
る。
【００３０】特に、この実施例では、上述したプロセス
により、ポリシリコン溝埋め領域１４上の熱酸化膜１５
が隣接するＮ型結晶欠陥抑止領域２００上及び島状半導
体領域１００、１０１上のＬＯＣＯＳ酸化膜８と同じ高
さに形成され、平坦となっているので、この部位にビア
ホール２２の開口端を設けても、段差切れ事故が増加す
ることが無く、配線の信頼性を確保することができる。
により、ポリシリコン溝埋め領域１４上の熱酸化膜１５
が隣接するＮ型結晶欠陥抑止領域２００上及び島状半導
体領域１００、１０１上のＬＯＣＯＳ酸化膜８と同じ高
さに形成され、平坦となっているので、この部位にビア
ホール２２の開口端を設けても、段差切れ事故が増加す
ることが無く、配線の信頼性を確保することができる。
【００３１】なお、上記したＮ型結晶欠陥抑止領域２０
０は、島状半導体領域１００、１０１内の結晶欠陥を低
減するために配設されるもので、４〜１００μｍの幅と
されるのが好適であり、ここでは４μｍの幅とされる。
また、ポリシリコン溝埋め領域１４は１〜５μｍの幅と
されるのが好適であり、ここでは２μｍの幅とされる。
また、絶縁被膜１４は０．５〜４．５μｍの幅とされる
のが好適であり、ここでは１．５μｍの幅とされる。ま
た、ビアホール２２は０．５〜１０μｍの幅とされるの
が好適であり、ここでは３μｍの幅とされる。
０は、島状半導体領域１００、１０１内の結晶欠陥を低
減するために配設されるもので、４〜１００μｍの幅と
されるのが好適であり、ここでは４μｍの幅とされる。
また、ポリシリコン溝埋め領域１４は１〜５μｍの幅と
されるのが好適であり、ここでは２μｍの幅とされる。
また、絶縁被膜１４は０．５〜４．５μｍの幅とされる
のが好適であり、ここでは１．５μｍの幅とされる。ま
た、ビアホール２２は０．５〜１０μｍの幅とされるの
が好適であり、ここでは３μｍの幅とされる。
【図１】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図２】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図３】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図４】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図５】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図６】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図７】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図８】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図９】本実施例の絶縁物分離半導体装置の製造工程を
示す断面図である。
示す断面図である。
【図１０】本実施例の絶縁物分離半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図１１】本実施例の絶縁物分離半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図１２】本実施例の絶縁物分離半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図１３】本実施例の絶縁物分離半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図１４】上記絶縁物分離半導体装置の要部拡大平面図
である。
である。
【図１５】実施例２の絶縁物分離半導体装置の断面図で
ある。
ある。
【図１６】図１５の要部拡大平面図である。
２０は下層電極配線、２１は層間絶縁膜、２２はビアホ
ール、２３は上層電極配線、１３はシリコン酸化膜（絶
縁物隔壁、トレンチ埋設領域）、１４はポリシリコン溝
埋め領域（トレンチ埋設領域）、２００はＮ型結晶欠陥
抑止領域、１００、１０１は島状半導体領域。
ール、２３は上層電極配線、１３はシリコン酸化膜（絶
縁物隔壁、トレンチ埋設領域）、１４はポリシリコン溝
埋め領域（トレンチ埋設領域）、２００はＮ型結晶欠陥
抑止領域、１００、１０１は島状半導体領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｆ
Claims (3)
- 【請求項１】一対の絶縁物隔壁及びその間のポリシリコ
ン溝埋め領域からなるトレンチ埋設領域により側面が絶
縁分離されて規則的に配列されるとともに、内部に素子
を内蔵する複数の島状半導体領域と、 前記トレンチ埋設領域を挟んで前記各島状半導体領域を
囲包するＮ型単結晶欠陥抑止領域と、 前記島状半導体領域、前記ポリシリコン溝埋め領域及び
前記Ｎ型結晶欠陥抑止領域上に絶縁膜を介して延設され
る下層電極配線と、 前記Ｎ型結晶欠陥抑止領域の上方のみにて前記下層電極
配線上の層間絶縁膜に開口されるビアホールと、 前記層間絶縁膜上に延設され、前記ビアホールを通じて
前記下層電極配線に接続される上層電極配線と、 を備えることを特徴とする絶縁物分離半導体装置。 - 【請求項２】一対の絶縁物隔壁及びその間のポリシリコ
ン溝埋め領域からなるトレンチ埋設領域により側面が絶
縁分離されて規則的に配列されるとともに、内部に素子
を内蔵する複数の島状半導体領域と、 前記トレンチ埋設領域を挟んで前記各島状半導体領域を
囲包するＮ型単結晶欠陥抑止領域と、 前記島状半導体領域、前記ポリシリコン溝埋め領域及び
前記Ｎ型結晶欠陥抑止領域上に絶縁膜を介して延設され
る下層電極配線と、 隣接する一対の前記島状半導体領域に挟まれる前記Ｎ型
結晶欠陥抑止領域及びその両側の一対の前記トレンチ埋
設領域の上方にまたがって前記下層電極配線上の層間絶
縁膜に開口されるビアホールと、 前記層間絶縁膜上に延設され、前記ビアホールを通じて
前記下層電極配線に接続される上層電極配線と、 を備えることを特徴とする絶縁物分離半導体装置。 - 【請求項３】前記トレンチ埋設領域の前記ポリシリコン
溝埋め領域上のフィールド酸化膜の表面は、前記Ｎ型結
晶欠陥抑止領域上のフィールド酸化膜の表面に対し平坦
になっている請求項２記載の絶縁物分離半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258738A JP3031137B2 (ja) | 1993-10-15 | 1993-10-15 | 絶縁物分離半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258738A JP3031137B2 (ja) | 1993-10-15 | 1993-10-15 | 絶縁物分離半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115128A true JPH07115128A (ja) | 1995-05-02 |
| JP3031137B2 JP3031137B2 (ja) | 2000-04-10 |
Family
ID=17324400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5258738A Expired - Lifetime JP3031137B2 (ja) | 1993-10-15 | 1993-10-15 | 絶縁物分離半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031137B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03234042A (ja) * | 1990-02-09 | 1991-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0467656A (ja) * | 1990-07-09 | 1992-03-03 | Nec Kyushu Ltd | 半導体装置 |
| JPH0541454A (ja) * | 1991-08-06 | 1993-02-19 | Nec Kyushu Ltd | 半導体装置 |
| JPH0590418A (ja) * | 1991-09-27 | 1993-04-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1993
- 1993-10-15 JP JP5258738A patent/JP3031137B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03234042A (ja) * | 1990-02-09 | 1991-10-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0467656A (ja) * | 1990-07-09 | 1992-03-03 | Nec Kyushu Ltd | 半導体装置 |
| JPH0541454A (ja) * | 1991-08-06 | 1993-02-19 | Nec Kyushu Ltd | 半導体装置 |
| JPH0590418A (ja) * | 1991-09-27 | 1993-04-09 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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|---|---|
| JP3031137B2 (ja) | 2000-04-10 |
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