JPH07115190A - ゲート画定トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 チャネル寸法がフィールド酸化物のバーズビ
ーク構造のチャネル領域への侵入程度に影響されないゲ
ート構造を持つトランジスタを提供する。 【構成】 ゲート導体４２は、中央部分でゲート酸化物
層７０とその下のチャネル領域５０を覆い、両外側部分
でバーズビーク構造７６、７８を含むフィールド酸化物
層７２、７４を覆い、チャネル領域５０のコンダクタン
スを電気的に制御し、かつチャネル領域５０に近接して
ノッチ６０、６２を含むようにホトリソグラフィ的にパ
ターン化されて実効チャネル長さと幅を決定する。この
結果、トランジスタ４０の電流導通能力は、バーズバー
ク構造７６、７８のチャネル領域５０への侵入の程度で
はなく、ゲート導体４２とノッチ６０、６２によって決
定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に半導体デバイス
の分野、特に改善されたゲート画定トランジスタ及びこ
れを形成する方法に関する。

【０００２】

【従来の技術】集積回路応用に対する電界効果トランジ
スタの設計における重要な目標は、ターンオンされたと
き充分な量の電流を導通することができ、かつなおター
ンオフされたときほとんど又は全く電流を流さないトラ
ンジスタを創作する能力である。更に考慮されること
は、そのトランジスタの寸法及び電流容量を精確に制御
しかつこれらのパラメータの変動性の原因となるおそれ
のあるプロセス変動の影響を除去する能力である。これ
らの関心事項はスタティックランダムアクセスメモリ
（以下、ＳＲＡＭと称する）セルに対するアクセストラ
ンジスタの設計において酷しい。標準ＳＲＡＭセルの形
態に起因して、そのセル寸法は、そのアクセストランジ
スタの寸法によって、通常、画定される。設計者達は、
そのセル寸法を縮小するためにそのアクセストランジス
タを極めて小さくすることを要求される。しかしなが
ら、そのアクセストランジスタは、このトランジスタの
電流容量が充分に画定されるように、極めて慎重に構成
されねばならない。

【０００３】

【発明が解決しようとする課題】電界効果トランジスタ
のチャネル長さは、そのチャネルを覆って配置されるゲ
ートの幅によって、普通、画定される。チャネル幅は、
ソース領域とドレイン領域の拡散幅によって、及びその
トランジスタを囲みかつそのトランジスタを他のデバイ
スからアイソレートするフィールド酸化物がそのチャネ
ルへ侵入する程度によって画定される。そのフィールイ
ド酸化物がそのチャネル領域へ侵入するモードは、バー
ズビークと、普通、称される。フィールド酸化物バーズ
ビークの長さは制御するのが困難であり、したがって、
その電界効果トランジスタのチャネル寸法が好ましくな
く変動をすることがあり得る。

【０００４】したがって、電界効果トランジスタの寸法
決定及びその構成へのバーズビークの影響の問題を減少
するようなトランジスタの構造及びこのトランジスタを
形成する方法に対する要求が高まっている。

【０００５】

【課題を解決するための手段】本発明の教示によって、
先行技術のトランジスタレイアウトに関連した欠点を実
質的に除去又は減少するゲート画定トランジスタが提供
される。

【０００６】本発明の１実施例によれば、半導体基板の
表面に近接して形成されたトランジスタが提供され、こ
のトランジスタは、その表面に近接したソース領域、こ
の表面に近接したかつこのソース領域から間隔をとった
ドレイン領域であって、このソース領域とこのドレイン
領域との間においてこの基板のチャネル領域を画定する
このドレイン領域、及びこのチャネル領域に近接して配
置されかつこのチャネル領域から絶縁されたゲート導体
を含む。このゲート導体は、このチャネル領域のコンダ
クタンスを電気的に制御するように動作可能であり、か
つこのチャネル領域の活性部分の長さと幅とがこのゲー
ト導体とノッチとによって実質的に決定されるようにこ
のチャネル領域に近接したこのノッチを含む。

【０００７】本発明の重要な技術的利点は、本発明のト
ランジスタのゲートの構造が、そのチャネル寸法がその
ゲート材料のパターンによって決定されるが、そのフィ
ールド酸化物のバーズビーク構造がそのチャネル領域へ
侵入する程度によっては決定されないと云うことを提供
する事実に、内在する。本発明の更に技術的利点は、そ
のゲート導体材料を使用するチャネル寸法決定の利点
が、寄生キャパシタンス又はセル寸法の面でほとんど犠
牲を払うことなく、提供されると云うことに、内在す
る。

【０００８】

【実施例】本発明の更に完全な理解は、付図を参照する
ことによって得られ、これらの図面において、同様の符
号は同様の要素を指示する。図１ａ〜１ｃは従来の電界
効果トランジスタの概略図であり、図２ａ〜２ｃは本発
明の教示により構成された電界効果トランジスタの概略
図であり、図３は本発明の教示により構成された幾つか
のトランジスタのレイアウトの概略図である。

【０００９】図１ａ〜１ｃは、本発明の教示が解決しよ
うとする問題を示すために、ここに使用されることにな
る、従来の方法により構成された電界効果トランジスタ
の概略図である。図１ａを参照すると、１０で全体的に
指示された電界効果トランジスタが上面図で示されてい
る。電界効果トランジスタ１０は、ゲート導体１２を含
み、このゲート導体は導電性を付与されるように充分な
不純物で以てドープされた多結晶シリコンを含むことが
ある。もしトランジスタ１０が従来のＳＲＡＭセルに対
するアクセストランジスタとして使用されるならば、ゲ
ート導体１２は複数のメモリセルを接続する語線の部分
である。トランジスタ１０は、更に、ソース領域１４及
びドレイン領域１６を含む。ソース領域１４及びドレイ
ン領域１６は、半導体基板の拡散領域を含む。用語、ソ
ース及びドレインは、本発明の利点の説明を助ける上で
便宜的に使用される。多くの電界効果デバイスについて
のように、トランジスタ１０は、本質的に、互換性ソー
ス領域とドレイン領域を有する対照デバイスである。図
１ａは、また、ビット線をドレイン領域１６に接続する
ために使用されるビット線接点１８を有する。トランジ
スタ１０は、更に、ソース領域１４とドレイン領域１６
との間においてゲート導体１２の下に配置されたチャネ
ル領域２０を含む。チャネル領域２０の長さは、ソース
領域１４の縁とドレイン領域１６の縁との間の距離によ
って決定される。チャネル領域の幅は、この半導体基板
に密接して配置されたゲート導体１２の量によって決定
される。これは、図１ａには示されていないが、しかし
図１ｃを参照して論じられることになるフィールド酸化
物の位置によって決定される。

【００１０】図１ｂは、図１ａに示されたゲート導体１
２の長軸に垂直な面に沿って取られたトランジスタ１０
の断面図である。図１ｂは、ゲート導体１２のチャネル
領域２０への近接性を示す。ゲート導体１２は、深さが
１００オングストローム程度のゲート絶縁層２２によっ
てチャネル領域２０から分離されている。ビット線接点
１８は、図１ｂに示されたアイソレーション絶縁層２４
によって残りの構造から分離されている。図１ｂは、ま
た、ゲート導体１２の両側に配置されたスペーサ本体２
６ａ、２６ｂを示す。スペーサ本体２６ａ及び２６ｂ
は、ソース領域１４及びドレイン領域１６の形成を良好
に制御するために、普通、使用される。図１ｂは、チャ
ネル領域２０の長さがソース領域１４とドレイン領域１
６との間の距離によって決定されると云うことを示す。
トランジスタ１０は、図１ｂに示された単結晶半導体基
板２８上に形成される。

【００１１】図１ｃは、ゲート導体１２の長軸に平行な
図１ａに示された面に沿い取られた断面を示す。図１ｃ
は、本発明の教示が解決しようとする問題を示す。チャ
ネル領域２０の両側において、フィールド酸化物本体３
０及び３２が、トランジスタ１０を近接のデバイスから
アイソレートするように形成されている。電界効果デバ
イスの従来の動作によれば、トランジスタ１０によって
導通される電流の大部分は、ゲート導体１２が基板２８
の外面から１００オングストローム程度であるような所
のチャネル領域２０の部分内にあることになる。ゲート
導体１２が基板２８から遠くなればなるほどゲート導体
１２が基板２８の導電特性に及ぼす影響は益々少なくな
るので、益々少ない電流しかフィールド酸化物本体３０
及び３２に近接した領域内で導通しない。このように、
チャネル領域２０の幅は、フィールド酸化物本体３０及
び３２がチャネル領域２０内へ侵入する程度によって、
ほとんど決定される。例えば、フィールド酸化物本体３
０は、図１ｃに示されたバーズビーク構造３４の形成を
通してチャネル領域２０内へ侵入する。同様に、フィー
ルド酸化物本体３２は、ビーズバーク構造３６の形成を
通してチャネル領域２０内へ侵入する。本発明の教示が
解決しようとする問題は、バーズビーク構造３４及び３
６の成長が容易には制御されないと云うことである。例
えば、もしチャネル領域２０が幅１．５ミクロンである
ならば、バーズビーク構造３４及び３６がこの長さを
０．５ミクロン±０．３ミクロンだけ実効的に短くする
ことがあり得る。バーズビーク構造３４及び３６の成長
のこの変動は、幅１．５ミクロンであるようにレイアウ
トされているチャネル幅が、実際には、どこでも幅０．
７から１．３にわたり変動し得ることを意味する。この
チャネル幅の大幅な変動は、トランジスタ１０の導通能
力の大幅な変動を招き、かつトランジスタ１０を使用す
る集積回路の動作の予測不能性に帰結するおそれがあ
る。

【００１２】バーズビーク構造の大幅な変動性を抑止す
る従来の方法は、バーズバーク構造の成長が示す変動の
パーセンテージを減少させるために単にチャネル領域の
寸法を増大することに依存している。このような調査研
究は、バーズビーク構造に関連する問題を除去すること
はなく、かつトランジスタ寸法を増大すると云う欠点を
更に抱える。先に論じたように、現在のＳＲＡＭ形態に
おいては、そのアクセストランジスタの寸法は、そのＳ
ＲＡＭのセル寸法をほとんど決定する。したがって、そ
のアクセストランジスタの寸法の増大は、そのＳＲＡＭ
セルの寸法を劇的に増大し、かつこの結果そのＳＲＡＭ
アレイの寸法も劇的に増大するおそれがある。

【００１３】図２ａは、本発明の教示によって構成され
たトランジスタ４０の上面図である。トランジスタ４０
はゲート導体４２を含み、このゲート導体は、例えば、
導電性を付与されるように充分な不純物で以てドープさ
れた多結晶シリコンを含むことがある。トランジスタ４
０は、また、ソース領域４４及びドレイン領域４６を含
み、これらの領域はゲート導体４２の両側に配置され半
導体基板の拡散領域を含むことがある。ビット線接点４
８を通してドレイン領域４６に対して接点が作られる。
先に論じたように、もしトランジスタ４０が従来のＳＲ
ＡＭセルに対するアクセストランジスタとして使用され
るならば、ゲート導体４２は、語線の部分、及び複数の
ＳＲＡＭセルを結合するビット線にドレイン領域４６を
電気的に結合するように働くビット線接点４８を含む。
本発明の技術的利点を説明する目的のために、ゲート導
体４２を、別々に説明されることになる幾つかの領域
に、分割することにする。ゲート導体４２の中央部分
は、図２ａに示されたチャネル領域５０を覆って配置さ
れている。ゲート導体４２の外側部分は、図２ａに示さ
れたフィールド酸化物領域５２及び５４の外側に配置さ
れている。図２ａに示されたゲート導体４２の残りの部
分は、図２ａに示されたバーズビーク領域５６及び５８
の外側に配置されている。トランジスタ４０を通して導
通される電流の極めて大きい部分は、図２ａに示された
チャネル領域５０内でゲート導体４２に近接して配置さ
れた基板の部分内で導通されることになる。電流の無視
可能な量が、ビーズバーク領域５６及び５８の下に配置
された半導体基板の部分内で導通されることになる。図
２ａに示されたように、ゲート導体４２は、ノッチ６０
及び６２を含むようにホトリソグラフィ的に形成され
る。ゲート導体４２の構造内にノッチ６０及び６２を含
むことによって、そのチャネル領域へのバーズビーク構
造の侵入の影響が、極めて減少される。実効チャネルは
チャネル領域５０内に存在し、したがって、トランジス
タ４０のチャネル幅は、バーズビーク構造がバーズビー
ク領域５６及び５８内に侵入する程度によってではな
く、ノッチ６０及び６２の幅によって決定される。

【００１４】図２ｂは、ゲート導体４２の長軸に垂直な
図２ａに示された切取り面に沿い取られた断面図を示
す。図２ｂは、トランジスタ４０のチャネル領域５０の
長さが、ソース領域４４とドレイン領域４６との間の距
離によって依然として決定されることを示す。図２ｂ
は、また、従来のスペーサ本体６４ａ及び６４ｂが、そ
れぞれ、ドレイン領域４６及びソース領域４４の形成を
制御するために使用されることを示す。図２ｂは、ま
た、トランジスタ４０が半導体基板６６の外面上に形成
されることを示す。トランジスタ４０は、アイソレーシ
ョン絶縁層６８で以て覆われる。ゲート導体４２はゲー
ト絶縁層７０によってチャネル領域５０から分離され、
このゲート絶縁層は深さ１００オングストロームの程度
でありかつ、例えば、酸化物を含むことがある。ソース
領域４４とドレイン領域４６との間の分離は、長さが１
ミクロンから１．５ミクロン程度のアルミニウムの幾何
学形状のものである。

【００１５】図２ｃは、ゲート導体４２の長軸に平行で
ある図２ａに示された切取り面に沿い取られた断面図を
示す。図２ｃは、また、図２ａを参照して説明された領
域５０、５２、５４、５６、及び５８を示すように分割
でされている。図２ｃは、また、ノッチ６２の位置を示
す断面に沿って取られている、図２ｃに示されているよ
うに、フィールド酸化物層７２は、フィールド酸化物領
域５２内に配置されている。フィールド酸化物層７４
は、フィールド酸化物領域５４内に配置されている。バ
ーズビーク構造７６は、フィールド酸化物層７２からバ
ーズビーク領域５６内へ延びる。同様に、バーズビーク
構造７８は、フィールド酸化物層７４からバーズビーク
領域５８内へ延びる。ゲート酸化物層７０は、チャネル
領域５０の全体を覆い、かつチャネル領域５０の両側上
でバーズビーク領域５６及び５８内へ延びる。先に説明
したように、トランジスタ４０を通過する電流の大部分
は、チャネル領域５０の極めて近接した基板６６を通過
することになる。バーズビーク構造７６及び７８は、先
に説明したように、チャネル領域５０の両側からチャネ
ル領域５０の方へ侵入する程度を変動することになる。
しかしながら、ノッチ６０及び６２の形成に起因して、
バーズビーク構造７６及び７８がチャネル領域５０の外
側に存在するので、チャネル４０の電流取扱い能力は、
これらの構造の形成の変動性によってなんら大きな程度
の影響を受けることはないことになる。

【００１６】図３は、本発明の教示によって構成された
４つのトランジスタのレイアウトの上面図である。図３
は、８０、８２、８４及び８６で全体的に指示されたト
ランジスタを示す。トランジスタ８０及び８２は、語線
導体８８によって制御される。同様に、トランシスタ８
４及び８６は、語線導体９０によって制御される。トラ
ンジスタ８０は、ソース領域９２及びドレイン領域９４
を含む。トランジスタ８４は、ソース領域９６を含み、
かつドレイン領域９４をまた利用する。ビット線接点９
８は、ビット線をドレイン領域９４に接続するように形
成される。

【００１７】同様に、トランジスタ８２は、ソース領域
１００及びドレイン領域１０２を含む。トランジスタ８
６は、ソース領域１０４を含み、かつドレイン領域１０
２をまた利用する。ビット線接点１０６は、複数のトラ
ンジスタを結合するビット線にドレイン領域１０６を接
続するように形成される。領域９２、９４、９６、１０
０、１０２及び１０４は、半導体基板内の拡散領域を含
む。語線導体８８及び９０は、例えば、導電性を付与さ
れるように充分な不純物で以てドープされた多結晶シリ
コンを含むことがある。ビット線接点９８及び１０６
は、導電性又は金属性を付与されるように充分な不純物
で以てドープされた多結晶シリコンを含むことがある。

【００１８】本発明の教示を、簡潔のために、トランジ
スタ８０のみを参照して説明することにする。しかしな
がら、図３に示されているように、本発明の教示を、ト
ランジスタ８２、８４、及び８６に付いて示された構造
にも同様に適用可能である。トランジスタ８０はチャネ
ル領域１０８を含み、この領域は語線導体８８の直ぐ下
の半導体基板内に配置され、かつ図３に示されていない
ゲート絶縁層によって語線導体８８から分離されてい
る。チャネル領域１０８の長さは、先に説明されたよう
に、ソース領域９２とドレイン領域９４との間の距離に
よって決定される。本発明の教示によれば、チャネル領
域１０８の実効深さは、語線導体８８を形成するために
使用される材料のパターン化によって決定される。語線
導体８８は、チャネル領域１０８の両側上の台形延長１
１０及び１１２を含むように形成される。トランジスタ
８０内に出現しているどのバーズビーク構造も、台形延
長１１０及び１１２を含むことに起因して、チャネル領
域１０８の外側の語線導体８８の下に配置されるように
なる。したがって、チャネル領域１０８の長さ及び幅
は、パターン化語線導体８８の縁によって決定される。
多結晶シリコン及び他の導電材料は、バーズビーク構造
の形成に関連した公差よりも遥かに高い細密度の交差に
パターン化され得る。したがって、本発明の教示によっ
て形成されるトランジスタは、寸法を非常に小さくする
ことができ、かつ依然としてそれらの電流坦持能力及び
その他のパラメータにわたる極めて優れた制御を享受す
ることができる。

【００１９】本発明のレイアウトの重要な技術的利点
は、図３に示されている。例えば、語線導体８８に対す
るビット線接点９８の間隔は、そのビット線と語線との
間の漏れを防止するための限界設計関心事項である。し
たがって、ほとんどの半導体プロセスは、ビット線導体
と語線導体との間に或る最小間隔を必要とする。図３に
示された台形延長１１０及び１１２は、これらの挿入の
ゆえに語線導体８８がビット線接点９８に実質的に少し
も近ずくことがないように配置されるので、これらの台
形延長はレイアウトの全体寸法を増大することなく語線
導体８８に付加される得る。このようにして、台形延長
１１０及び１１２は、レイアウト全体の寸法を増大する
ことなく、トランジスタ８０の予測可能性を極めて増大
する。

【００２０】本発明の他の実施例によれば、台形延長
を、語線の端において語線導体が薄くなるのを防止する
ために使用することができる。例えば、図３は、トラン
ジスタ１００に関連した延長１１４及びトランジスタ８
６に関連した延長１１６を示す。図３に示されたよう
に、トランジスタ８２及び８６は、複数のトランジスタ
の行の端を含む。このようにして、語線導体８８及び語
線導体９０は、トランジスタ８２及び８６に関連したチ
ャネル領域にわたり通過した後終端する。語線導体８８
及び９０の処理中、従来の語線導体の端はフィールド酸
化物まで移動し行き、従来の半導体プロセスに晒される
ので、薄くなることがある。図３に示された延長１１４
及び１１６の組入れは、語線導体８８及び９０の端を広
げて、語線導体の端が薄くなるのを防止する。このよう
にして、トランジスタ８２及び８６は、延長１１４及び
１１６の組入れに起因してそのチャネル領域にわたりそ
の幅及び長さ制御に関連する精密プロセス公差を享受
し、かつまたトランジスタ８２及び８６は、語線導体の
終端点で、普通、語線が薄くなると云う好ましくない影
響を受けないことになる。

【００２１】本発明が詳細に説明されたが、云うまでも
なく、種々の変更、置換、及び代替が、添付の特許請求
の範囲の範囲と精神によってもっぱら規定された本発明
の教示に反することなく、ここに開示された実施例に行
われることは可能である。

【００２２】以上の説明に関して更に以下の項を開示す
る。

【００２３】（１） 半導体層の表面に近接して形成さ
れたトランジスタであって、前記表面に近接したソース
領域と、前記表面に近接したかつ前記ソース領域から間
隔をとったドレイン領域であって、前記ソース領域と前
記ドレイン領域との間において前記半導体層内にチャネ
ル領域を画定する前記ドレイン領域と、前記チャネル領
域に近接して配置されかつ前記チャネル領域から絶縁さ
れたゲート導体であって、前記チャネル領域のコンダク
タンスを電気的に制御するように動作可能でありかつ前
記チャネル領域の活性部分の長さと幅とが前記ゲート導
体とノッチとによって実質的に決定されるように前記チ
ャネル領域に近接した前記ノッチを含む前記ゲート導体
とを含むトランジスタ。

【００２４】（２） 第１項記載のトランジスタであっ
て、トランジスタアレイの他のトランジスタの他のドレ
イン領域に前記画定するドレイン領域を結合するビット
線と、前記ビット線と前記画定するドレイン領域とに電
気的に接続されたビット線接点とを更に含むトランジス
タ。

【００２５】（３） 第１項記載のトランジスタであっ
て、前記半導体層の表面の外側に配置された語線導体で
あって、前記ゲート導体が前記チャネル領域に近接した
前記語線導体の部分を含む、前記語線導体と、前記半導
体層の表面と前記語線導体の部分との間に配置された第
１フィールド絶縁体本体であって、前記ゲート導体と前
記チャネル領域とに近接したしかし前記ノッチから間隔
とった第１バーズビーク構造を含む前記第１フィールド
絶縁体本体と、前記半導体層の表面と前記語線導体の部
分との間に配置された第２フィールド絶縁体本体であっ
て、前記ゲート導体と前記チャネル領域とに近接したし
かし前記ノッチから間隔とった第２バーズビーク構造を
含む前記第２フィールド絶縁体本体と、前記第１バーズ
ビーク構造と前記第２バーズビーク構造との間と、前記
チャネル領域と前記ゲート導体との間とに配置されたゲ
ート絶縁体層とを更に含むトランジスタ。

【００２６】（４） 半導体基板の表面に近接して形成
されたトランジスタアレイであって、前記半導体基板の
表面に近接して配置されかつ前記基板から絶縁された語
線導体と、前記基板の表面に近接して配置された第１ソ
ース／ドレイン領域と、前記第１ソース／ドレイン領域
と第２ソース／ドレイン領域との間に第１チャネル領域
を画定するために前記基板の表面に近接して配置されか
つ前記第１ソース／ドレイン領域から間隔をとった前記
第２ソース／ドレイン領域であって、前記語線導体の第
１部分が第１ゲート導体を含み、該第１ゲート導体が前
記第１チャネル領域に近接して配置されかつ前記第１チ
ャネル領域から絶縁されかつ前記第１チャネル領域を電
気的に制御するように動作可能である、前記第２ソース
／ドレイン領域と、前記基板の表面に近接して配置され
た第３ソース／ドレイン領域と、前記第３ソース／ドレ
イン領域と第４ソース／ドレイン領域との間に第２チャ
ネル領域を画定するために前記基板の表面に近接して配
置されかつ前記第３ソース／ドレイン領域から間隔をと
った前記第４ソース／ドレイン領域であって、前記語線
導体の第２部分が第２ゲート導体を含み、該第２ゲート
導体が前記第２チャネル領域に近接して配置されかつ前
記第２チャネル領域から絶縁されかつ前記第２チャネル
領域を電気的に制御するように動作可能である、前記第
４ソース／ドレイン領域と、前記語線導体と一体である
前記語線導体の延長本体でありかつ前記第１チャネル領
域と前記第２チャネル領域との活性部分の長さと幅とが
前記ゲート導体と前記延長本体との寸法によって実質的
に決定されるように前記第２ソース／ドレイン領域と前
記第４ソース／ドレイン領域との間の所定距離だけ前記
語線導体から延長する前記延長本体と、を含み、前記第
１ソース／ドレイン領域と、前記第２ソース／ドレイン
領域と、前記第１チャネル領域と、前記第１ゲート導体
とは前記トランジスタアレイの第１トランジスタに関連
し、前記第３ソース／ドレイン領域と、前記第４ソース
／ドレイン領域と、前記第２チャネル領域と、前記第２
ゲート導体とは前記トランジスタアレイの第２トランジ
スタに関連する、トランジスタアレイ。

【００２７】（５） 半導体基板の表面に近接して形成
されたトランジスタであって、前記表面に近接したソー
ス領域と、前記表面に近接したかつ前記ソース領域から
間隔をとったドレイン領域であって、前記ソース領域と
前記ドレイン領域との間において前記基板のチャネル領
域を画定する前記ドレイン領域と、前記チャネル領域に
近接して配置されかつ前記チャネル領域から絶縁された
ゲート導体であって、前記チャネル領域のコンダクタン
スを電気的に制御するように動作可能であり、前記チャ
ネル領域の活性部分の長さと幅とが前記ゲート導体とノ
ッチとによって実質的に決定されるように前記チャネル
領域に近接した前記ノッチを含む前記ゲート導体と、ト
ランジスタアレイの他のトランジスタの他のドレイン領
域に前記画定するドレイン領域を結合するビット線と、
前記ビット線と前記画定するドレイン領域とに電気的に
接続されたビット線接点と、前記基板の表面の外側に配
置された語線導体であって、前記ゲート導体が前記チャ
ネル領域に近接した前記語線導体の部分を含む、前記語
線導体と、前記基板の表面と前記語線導体の部分との間
に配置された第１フィールド絶縁体本体であって、前記
ゲート導体と前記チャネル領域とに近接したしかし前記
ノッチから間隔をとった第１バーズビーク構造を含む前
記第１フィールド絶縁体本体と、前記基板の表面と前記
語線導体の部分との間に配置された第２フィールド絶縁
体本体であって、前記ゲート導体と前記チャネル領域と
に近接したしかし前記ノッチから間隔をとった第２バー
ズビーク構造を含む前記第２フィールド絶縁体本体と、
前記第１バーズビーク構造と前記第２バーズビーク構造
との間と、前記第１チャネル領域と前記ゲート導体との
間とに配置されたゲート絶縁体層とを含むトランジス
タ。

【００２８】（６） 半導体基板の表面に近接して形成
されたトランジスタを形成する方法であって、前記表面
に近接したソース領域を形成するステップと、前記表面
に近接したかつ前記ソース領域から間隔をとったドレイ
ン領域であって、前記ソース領域と前記ドレイン領域と
の間において前記基板内のチャネル領域を画定する前記
ドレイン領域を形成するステップと、前記チャネル領域
に近接して配置されかつ前記チャネル領域から絶縁され
たゲート導体であって、前記チャネル領域のコンダクタ
ンスを電気的に制御するように動作可能でありかつ前記
チャネル領域の活性部分の長さと幅とが前記ゲート導体
とノッチとによって実質的に決定されるように前記チャ
ネル領域に近接した前記ノッチを含む前記ゲート導体を
形成するステップとを含む方法。

【００２９】（７） 第６項記載の方法であって、トラ
ンジスタアレイの他のトランジスタの他のドレイン領域
に前記画定するドレイン領域を結合するビット線を形成
するステップと、前記ビット線と前記画定するドレイン
領域とに電気的に接続されたビット線接点を形成するス
テップとを更に含む方法。

【００３０】（８） 第６項記載の方法であって、前記
基板の表面の外側に配置された語線導体であって、前記
ゲート導体が前記チャネル領域に近接した前記語線導体
の部分を含む、前記語線導体を形成するステップと、前
記基板の表面と前記語線導体の部分との間に配置された
第１フィールド絶縁体本体であって、前記ゲート導体と
前記チャネル領域とに近接したしかし前記ノッチから間
隔をとった第１バーズビーク構造を含む前記第１フィー
ルド絶縁体本体を形成するステップと、前記基板の表面
と前記語線導体の部分との間に配置された第２フィール
ド絶縁体本体であって、前記ゲート導体と前記チャネル
領域とに近接したしかし前記ノッチから間隔をとった第
２バーズビーク構造を含む前記第２フィールド絶縁体本
体を形成するステップと、前記第１バーズビーク構造と
前記第２バーズビーク構造との間と、前記第１チャネル
領域と前記ゲート導体との間とに配置されたゲート絶縁
体層を形成するステップとを含む方法。

【００３１】（９） トランジスタ４０はノッチ６２を
含むゲート導体４２を含む。前記トランジスタ４０は前
記ゲート導体４２のホトリソグラフィ的パターン化によ
って画定された長さと幅の両寸法を有するチャネル領域
５０を含む。フィールド酸化物層７２及び７４に関連し
たバーズビーク構造７６及び７８の形成は前記トランジ
スタ４２の電流坦持能力に影響することはない。

【図面の簡単な説明】

【図１】従来の方法により構成された電界効果トランジ
スタの概略図であって、ａは上面図、ｂはａに示された
ようにゲート導体の長軸に垂直な切取り面に沿い取られ
た断面図、ｃはａに示されたようにゲート導体の長軸に
平行な切取り面に沿い取られた断面図。

【図２】本発明の教示によって構成された電界効果トラ
ンジスタの概略図であって、ａは上面図、ｂはａに示さ
れたようにゲート導体の垂直な切取り面に沿い取られた
断面図、ｃはａに示されたようにゲート導体の長軸に平
行な切取り面に沿い取られた断面図。

【図３】本発明の教示によって構成されたトランジスタ
アレイの上面図。

【符号の説明】

４０ トランジスタ ４２ ゲート導体 ４４ ソース領域 ４６ ドレイン領域 ４８ ビット線接点 ５０ チャネル領域 ６０、６２ ノッチ ６６ 半導体基板 ７０ ゲート絶縁層 ７２、７４ フィールド酸化物層 ７６、７８ バーズビーク構造 ８０、８２、８４、８６ トランジスタ ８８、９０ 語線導体 ９２ ソース領域 ９４ ドレイン領域 ９６ ソース領域 ９８ ビット線接点 １００ ソース領域 １０２ ドレイン領域 １０４ ソース領域 １０６ ビット線接点 １０８ チャネル領域 １１０、１１２、１１４、１１６ （語線導体の）台
形延長

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体層の表面に近接して形成されたト
   ランジスタであって、 前記表面に近接したソース領域と、 前記表面に近接したかつ前記ソース領域から間隔をとっ
   たドレイン領域であって、前記ソース領域と前記ドレイ
   ン領域との間において前記半導体層内にチャネル領域を
   画定する前記ドレイン領域と、 前記チャネル領域に近接して配置されかつ前記チャネル
   領域から絶縁されたゲート導体であって、前記チャネル
   領域のコンダクタンスを電気的に制御するように動作可
   能でありかつ前記チャネル領域の活性部分の長さと幅と
   が前記ゲート導体とノッチとによって実質的に決定され
   るように前記チャネル領域に近接した前記ノッチを含む
   前記ゲート導体とを含むトランジスタ。
2. 【請求項２】 半導体基板の表面に近接して形成された
   トランジスタを形成する方法であって、 前記表面に近接したソース領域を形成するステップと、 前記表面に近接したかつ前記ソース領域から間隔をとっ
   たドレイン領域であって、前記ソース領域と前記ドレイ
   ン領域との間において前記基板内のチャネル領域を画定
   する前記ドレイン領域を形成するステップと、 前記チャネル領域に近接して配置されかつ前記チャネル
   領域から絶縁されたゲート導体であって、前記チャネル
   領域のコンダクタンスを電気的に制御するように動作可
   能でありかつ前記チャネル領域の活性部分の長さと幅と
   が前記ゲート導体とノッチとによって実質的に決定され
   るように前記チャネル領域に近接した前記ノッチを含む
   前記ゲート導体を形成するステップとを含む方法。