JPH0711785B2 - Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 - Google Patents
Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法Info
- Publication number
- JPH0711785B2 JPH0711785B2 JP60170405A JP17040585A JPH0711785B2 JP H0711785 B2 JPH0711785 B2 JP H0711785B2 JP 60170405 A JP60170405 A JP 60170405A JP 17040585 A JP17040585 A JP 17040585A JP H0711785 B2 JPH0711785 B2 JP H0711785B2
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- signal
- semiconductor device
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Description
【発明の詳細な説明】 （技術分野） 本発明はMPUコア内蔵LSIやカスタムLSIにより製造され
る１チップマイクロコンピュータのように、MPU（マイ
クロプロセッサ）を内蔵したLSIを評価する装置及び方
法に関するものである。
る１チップマイクロコンピュータのように、MPU（マイ
クロプロセッサ）を内蔵したLSIを評価する装置及び方
法に関するものである。
（従来技術） LSIの集積度が高まるにつれて、従来数チップで構成さ
れていたシステム全体が１チップLSI化される動きにあ
る。例えば、MPU,ROM,RAM、周辺論理回路などで構成さ
れるマイクロコンピュータシステムが１チップLSIで実
現された場合、SLIのピン数制限によりアドレスバス、
データバスなどは外部に取り出されない場合が出現す
る。このような１チップマイクロコンピュータLSIの実
使用状態での評価は非常に困難になる。
れていたシステム全体が１チップLSI化される動きにあ
る。例えば、MPU,ROM,RAM、周辺論理回路などで構成さ
れるマイクロコンピュータシステムが１チップLSIで実
現された場合、SLIのピン数制限によりアドレスバス、
データバスなどは外部に取り出されない場合が出現す
る。このような１チップマイクロコンピュータLSIの実
使用状態での評価は非常に困難になる。
そのようなLSIでも、開発段階ではMPUの実行状態をトレ
ースする意味でも、アドレスバス、データバスを何らか
の方法で外部で観測する必要がある。
ースする意味でも、アドレスバス、データバスを何らか
の方法で外部で観測する必要がある。
そこで、１つの方法として、アドレスバスとデータバス
を外部へ切り出して出力させたエバリエーションチップ
を開発する方法が考えられるが、LSIを新しく開発する
費用がかかるだけでなく、例えば８ビットCPUシステム
では一般にアドレス16本、データバス８本の計24本のピ
ン数増加が伴なうというように、非常に不経済である。
を外部へ切り出して出力させたエバリエーションチップ
を開発する方法が考えられるが、LSIを新しく開発する
費用がかかるだけでなく、例えば８ビットCPUシステム
では一般にアドレス16本、データバス８本の計24本のピ
ン数増加が伴なうというように、非常に不経済である。
（目的） 本発明は、アドレスバスやデータバスを外部に出力しな
い構成であっても、あまりピン数を増加させることな
く、MPUを内蔵する１チップ半導体装置の実使用状態で
の評価を可能にする装置及び方法を提供することを目的
とするものである。
い構成であっても、あまりピン数を増加させることな
く、MPUを内蔵する１チップ半導体装置の実使用状態で
の評価を可能にする装置及び方法を提供することを目的
とするものである。
（構成） 本発明は、基準クロックとインストラクション信号とを
用いてその半導体装置の評価を行なう装置及び方法であ
る。
用いてその半導体装置の評価を行なう装置及び方法であ
る。
本発明の評価装置は、MPUを内蔵する評価対象の半導体
装置と同等の回路を有し少なくともインストラクション
信号とアドレス信号を外部へ取り出すことのできるブレ
ッドボード装置と、評価対象の半導体装置から出力され
るインストラクション信号と前記ブレッドボードから出
力されるインストラクション信号との不一致を検出する
不一致回路と、評価対象の半導体装置と前記ブレッドボ
ード装置へ同じクロック信号を供給する同期クロック発
生回路と、前記不一致回路が両インストラクション信号
の不一致を検出したときのその不一致回路の出力信号を
受けて前記同期クロック発生回路のクロック信号の発生
を停止させるシステムポーズ回路とを備えた評価装置で
ある。
装置と同等の回路を有し少なくともインストラクション
信号とアドレス信号を外部へ取り出すことのできるブレ
ッドボード装置と、評価対象の半導体装置から出力され
るインストラクション信号と前記ブレッドボードから出
力されるインストラクション信号との不一致を検出する
不一致回路と、評価対象の半導体装置と前記ブレッドボ
ード装置へ同じクロック信号を供給する同期クロック発
生回路と、前記不一致回路が両インストラクション信号
の不一致を検出したときのその不一致回路の出力信号を
受けて前記同期クロック発生回路のクロック信号の発生
を停止させるシステムポーズ回路とを備えた評価装置で
ある。
本発明の評価方法は、MPUを内蔵する開発中の半導体装
置と、この半導体装置と同等な回路をもち正常動作を行
なうブレッドボード装置とを同期させて動作させ、前記
半導体装置のインストラクション信号と前記ブレッドボ
ード装置のインストラクション信号とを比較することを
特徴とする方法である。
置と、この半導体装置と同等な回路をもち正常動作を行
なうブレッドボード装置とを同期させて動作させ、前記
半導体装置のインストラクション信号と前記ブレッドボ
ード装置のインストラクション信号とを比較することを
特徴とする方法である。
ここで、「インストラクション信号」とは、インストラ
クションによって周期が変化する信号のことである。こ
のインストラクション信号は機種によってその名称が異
なるが、例えばSYNC信号、LiC信号、又は▲▼信号
がこのインストラクション信号に対応する。
クションによって周期が変化する信号のことである。こ
のインストラクション信号は機種によってその名称が異
なるが、例えばSYNC信号、LiC信号、又は▲▼信号
がこのインストラクション信号に対応する。
以下、実施例について具体的に説明する。
第１図は本発明を実施する評価装置の一例を表わす。
２は開発中の１チップマイクロコンピュータLSIであ
り、第２図に示される構成をもっている。LSI2のインス
トラクション信号出力端子はExclusive NOR（以下、EX
NORという）回路10の一方の入力側に接続され、基準ク
ロック出力端子は同期クロック発生装置12に接続されて
いる。
り、第２図に示される構成をもっている。LSI2のインス
トラクション信号出力端子はExclusive NOR（以下、EX
NORという）回路10の一方の入力側に接続され、基準ク
ロック出力端子は同期クロック発生装置12に接続されて
いる。
第２図にはSLI2の一例を示す。
14はMPU、16はプログラムを記憶しているROM、18はRA
M、20は周辺論理回路、22はアドレスバス、24はデータ
バスである。MPU14からI/O回路26を介して、実使用状態
での空きピンを使用して基準クロックとインストラクシ
ョン信号が取り出されるようになっている。
M、20は周辺論理回路、22はアドレスバス、24はデータ
バスである。MPU14からI/O回路26を介して、実使用状態
での空きピンを使用して基準クロックとインストラクシ
ョン信号が取り出されるようになっている。
インストラクション信号の例としてのSYNC信号は、イン
ストラクションのフェッチサイクルを表わし、例えば第
３図に示されるように出力される。インストラクション
を分類すると、SYNC信号の同期で２〜７サイクルのもの
に分類される。
ストラクションのフェッチサイクルを表わし、例えば第
３図に示されるように出力される。インストラクション
を分類すると、SYNC信号の同期で２〜７サイクルのもの
に分類される。
再び第１図に戻って説明すると、４はブレッドボード装
置であり、SLI2に内蔵されているMPUと同仕様のMPU6を
はじめ、RAM,ROM、周辺論理回路などもSLI2のものと同
仕様のものが備えられている。MPU6からはインストラク
ション信号が取り出されるとともに、外部端子によりア
ドレスとデータを観測することもできるようになってい
る。MPU6のインストラクション信号出力端子はEX NOR回
路10の他方の入力側に接続されている。
置であり、SLI2に内蔵されているMPUと同仕様のMPU6を
はじめ、RAM,ROM、周辺論理回路などもSLI2のものと同
仕様のものが備えられている。MPU6からはインストラク
ション信号が取り出されるとともに、外部端子によりア
ドレスとデータを観測することもできるようになってい
る。MPU6のインストラクション信号出力端子はEX NOR回
路10の他方の入力側に接続されている。
このようなブレッドボード装置４は、一般には正常動作
を確認する目的で、SLI2を回路設計する段階でSLI2と同
仕様のものが試作される。
を確認する目的で、SLI2を回路設計する段階でSLI2と同
仕様のものが試作される。
８はシステムポーズ回路であり、SLI2からのインストラ
クション信号とブレッドボード装置のMPU6からのインス
トラクション信号とがEX NOR回路10を介して入力され
る。システムポーズ回路８は両インストラクション信号
が不一致になるとポーズ信号を発生する。そのポーズ信
号出力端子は同期クロック発生回路12の入力端子に接続
されている。
クション信号とブレッドボード装置のMPU6からのインス
トラクション信号とがEX NOR回路10を介して入力され
る。システムポーズ回路８は両インストラクション信号
が不一致になるとポーズ信号を発生する。そのポーズ信
号出力端子は同期クロック発生回路12の入力端子に接続
されている。
同期クロック発生回路12は、SLI2から基準クロックを入
力してクロック信号を発生し、システムポーズ回路８か
らのポーズ信号を入力するとクロック信号の発生を停止
する。同期クロック発生回路12はまた、第４図に示され
るように、SLI2からの基準クロックを入力しないで、発
振回路によりクロック信号を発生する形式のものであっ
てもよい。その同期クロック出力端子はSLI2のクロック
入力端子とブレッドボード装置４のMPU6のクロック入力
端子に接続されている。
力してクロック信号を発生し、システムポーズ回路８か
らのポーズ信号を入力するとクロック信号の発生を停止
する。同期クロック発生回路12はまた、第４図に示され
るように、SLI2からの基準クロックを入力しないで、発
振回路によりクロック信号を発生する形式のものであっ
てもよい。その同期クロック出力端子はSLI2のクロック
入力端子とブレッドボード装置４のMPU6のクロック入力
端子に接続されている。
第４図に第１図におけるシステムポーズ回路８と同期ク
ロック発生回路12の一例を示す。ただし、この例では同
期クロック発生回路12はSLI2から基準クロックを入力せ
ず、発振回路によりクロック信号を発生する。
ロック発生回路12の一例を示す。ただし、この例では同
期クロック発生回路12はSLI2から基準クロックを入力せ
ず、発振回路によりクロック信号を発生する。
この回路は、２個の単安定マルチバイブレータ30,32、
２個のNANDゲート34,36及び出力バッファ回路38を備え
ている。入力端子にはEX NOR回路10からの出力が入力さ
れる。単安定マルチバイブレータ30,32のリセット端子
Ｒがシステムポーズ回路８の機能を果たしている。ま
た、NANDゲート34,36と単安定マルチバイブレータ30,32
により同期クロック発生回路12としての発振回路が構成
されている。発生するクロック信号は単安定マルチバイ
ブレータ30,32に接続されているキャパシタC1,C2と抵抗
R1,R2により、第５図に示されるように決定される。
２個のNANDゲート34,36及び出力バッファ回路38を備え
ている。入力端子にはEX NOR回路10からの出力が入力さ
れる。単安定マルチバイブレータ30,32のリセット端子
Ｒがシステムポーズ回路８の機能を果たしている。ま
た、NANDゲート34,36と単安定マルチバイブレータ30,32
により同期クロック発生回路12としての発振回路が構成
されている。発生するクロック信号は単安定マルチバイ
ブレータ30,32に接続されているキャパシタC1,C2と抵抗
R1,R2により、第５図に示されるように決定される。
第４図の回路において、その動作は第５図に示されるよ
うに、EX NOR回路10から入力される信号がハイレベルの
ときは発振回路が動作してクロック信号が発生し、EX N
OR回路10から入力される信号がローレベルになると発振
回路の動作が停止してクロック信号が発生されなくな
る。
うに、EX NOR回路10から入力される信号がハイレベルの
ときは発振回路が動作してクロック信号が発生し、EX N
OR回路10から入力される信号がローレベルになると発振
回路の動作が停止してクロック信号が発生されなくな
る。
なお、発振回路は第４図のものに限られるものではな
い。
い。
次に、本実施例の動作について説明する。
同期クロック発生回路12からの同期クロックによりSLI2
とブレッドボード装置４を同期させて動作させると、そ
れぞれのMPU14,6はそれぞれのROMから送られてくるプロ
グラムを実行してそのプログラムに固有のインストラク
ション信号を発生する。
とブレッドボード装置４を同期させて動作させると、そ
れぞれのMPU14,6はそれぞれのROMから送られてくるプロ
グラムを実行してそのプログラムに固有のインストラク
ション信号を発生する。
SLI2が正常であれば、両MPU14,6からのインストラクシ
ョン信号が一致し、EX NOM回路10の出力がハイレベルと
なって同期クロック発生回路12からクロック信号が出力
され続ける。
ョン信号が一致し、EX NOM回路10の出力がハイレベルと
なって同期クロック発生回路12からクロック信号が出力
され続ける。
もし、SLI2に異常があれば、プログラムの途中で両イン
ストラクション信号に不一致が生じる。このとき、EX N
OR回路10の出力がローレベルとなって同期クロック発生
回路12からのクロック信号の発生が停止するので、その
ときのブレッドボード装置４側のアドレス及びデータを
観測することによって、SLI2の暴走がプログラム上のど
こで発生したかを容易に判断することができる。
ストラクション信号に不一致が生じる。このとき、EX N
OR回路10の出力がローレベルとなって同期クロック発生
回路12からのクロック信号の発生が停止するので、その
ときのブレッドボード装置４側のアドレス及びデータを
観測することによって、SLI2の暴走がプログラム上のど
こで発生したかを容易に判断することができる。
本実施例で使用されるSLI2では、評価のために最大でも
基準クロック用とインストラクション信号用の２本のピ
ンが増加するのみである。アドレスとデータを取り出す
場合のピン数の増加に比べると極めて少なくてすむ。ま
た、基準クロックやインストラクション信号は実使用状
態で使用されることもある。
基準クロック用とインストラクション信号用の２本のピ
ンが増加するのみである。アドレスとデータを取り出す
場合のピン数の増加に比べると極めて少なくてすむ。ま
た、基準クロックやインストラクション信号は実使用状
態で使用されることもある。
第２図のSLI2は評価のためのシステムポーズ回路８、EX
NOR回路10及び同期クロック発生回路12を含んでいな
い。しかし、これらの評価用の回路をマイクロコンピュ
ータと同一チップ内に形成することもできる。その場合
には評価のための操作が一層容易になる。
NOR回路10及び同期クロック発生回路12を含んでいな
い。しかし、これらの評価用の回路をマイクロコンピュ
ータと同一チップ内に形成することもできる。その場合
には評価のための操作が一層容易になる。
また、SLIチップ内にシングルステップ回路を設けると
ともに、シングルステップピンを追加すれば、１ステッ
プごとの動作をブレッドボード装置と比較することもで
きるようになる。
ともに、シングルステップピンを追加すれば、１ステッ
プごとの動作をブレッドボード装置と比較することもで
きるようになる。
（効果） 本発明によれば、MPU内蔵SLIでアドレスバスやデータバ
スが外部に取り出されていない構成でも、MPUの作動状
態を実使用状態で監視することが可能になる。
スが外部に取り出されていない構成でも、MPUの作動状
態を実使用状態で監視することが可能になる。
また、ブレッドボード装置を用いて比較を行なうので、
開発SLIの暴走アドレスなどを簡単、迅速に判断できる
ようになる。これに対し、もし、オシロスコープやロジ
ックアナライザなどの装置を用いて、インストラクショ
ン信号を人間が観察し、開発SLIのMPUが正しくプログラ
ム通りに動作しているかどうかを監視しようとすれば、
非常に能率も悪く、ミスも多くなる。
開発SLIの暴走アドレスなどを簡単、迅速に判断できる
ようになる。これに対し、もし、オシロスコープやロジ
ックアナライザなどの装置を用いて、インストラクショ
ン信号を人間が観察し、開発SLIのMPUが正しくプログラ
ム通りに動作しているかどうかを監視しようとすれば、
非常に能率も悪く、ミスも多くなる。
第１図は本発明を実施する評価装置の一例を示すブロッ
ク図、第２図は同実施例で評価される１チップSLIの例
を示すブロック図、第３図は基準クロックとインストラ
クション信号としてのSYNC信号を示す波形図、第４図は
一実施例におけるシステムポーズ回路と同期クロック発
生回路の一例を示すブロック回路図、第５図は第４図の
動作を示す波形図である。 ２……開発中のSLI、 ４……ブレッドボード装置、 6,14……MPU、 ８……システムポーズ回路、 10……EX NOR回路、 12……同期クロック発生回路。
ク図、第２図は同実施例で評価される１チップSLIの例
を示すブロック図、第３図は基準クロックとインストラ
クション信号としてのSYNC信号を示す波形図、第４図は
一実施例におけるシステムポーズ回路と同期クロック発
生回路の一例を示すブロック回路図、第５図は第４図の
動作を示す波形図である。 ２……開発中のSLI、 ４……ブレッドボード装置、 6,14……MPU、 ８……システムポーズ回路、 10……EX NOR回路、 12……同期クロック発生回路。
Claims (2)
- 【請求項１】MPUを内蔵する評価対象の半導体装置と同
等の回路を有し少なくともインストラクション信号とア
ドレス信号を外部へ取り出すことのできるブレッドボー
ド装置と、評価対象の半導体装置から出力されるインス
トラクション信号と前記ブレッドボードから出力される
インストラクション信号との不一致を検出する不一致回
路と、評価対象の半導体装置と前記ブレッドボード装置
へ同じクロック信号を供給する同期クロック発生回路
と、前記不一致回路が両インストラクション信号の不一
致を検出したときのその不一致回路の出力信号を受けて
前記同期クロック発生回路のクロック信号の発生を停止
させるシステムポーズ回路とを備えたことを特徴とする
半導体装置の評価装置。 - 【請求項２】MPUを内蔵する半導体装置とこの半導体装
置と同等な回路をもち正常動作を行なうブレッドボード
装置とを、同期させて動作させ、前記半導体装置のイン
ストラクション信号と前記ブレッドボード装置のインス
トラクション信号とを比較することを特徴とする半導体
装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170405A JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170405A JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231448A JPS6231448A (ja) | 1987-02-10 |
| JPH0711785B2 true JPH0711785B2 (ja) | 1995-02-08 |
Family
ID=15904315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170405A Expired - Fee Related JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711785B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5618442B2 (ja) * | 2011-10-27 | 2014-11-05 | 有限会社つぼみ製作所 | ワイヤハーネス検査方法 |
-
1985
- 1985-07-31 JP JP60170405A patent/JPH0711785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231448A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |