JPS6231448A - Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 - Google Patents
Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法Info
- Publication number
- JPS6231448A JPS6231448A JP60170405A JP17040585A JPS6231448A JP S6231448 A JPS6231448 A JP S6231448A JP 60170405 A JP60170405 A JP 60170405A JP 17040585 A JP17040585 A JP 17040585A JP S6231448 A JPS6231448 A JP S6231448A
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- Japan
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- circuit
- mpu
- lsi
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＭＰＵコア内蔵ＬＳＩやカスタムＬＳＩにより
製造される１チツプマイクロコンピユータのように、Ｍ
ＰＵ （マイクロプロセッサ）を内蔵したＬＳＩを評価
する方法に関するものである。
製造される１チツプマイクロコンピユータのように、Ｍ
ＰＵ （マイクロプロセッサ）を内蔵したＬＳＩを評価
する方法に関するものである。
（従来技術）
ＬＳＩの集積度が高まるにつれて、従来数チップで構成
されていたシステム全体が１チツプＬＳＩ化される動き
にある。例えば、ＭＰＵ、ＲＯＭ。
されていたシステム全体が１チツプＬＳＩ化される動き
にある。例えば、ＭＰＵ、ＲＯＭ。
ＲＡＭ、周辺論理回路などで構成されるマイクロコンピ
ュータシステムが１チツプＬ’ＳＩで実現された場合、
ＬＳＩのピン数制限によりアドレスバス、データバスな
どは外部に取り出されない場合が出現する。このような
１チツプマイクロコンピユータＬＳＩの実使用状態での
評価は非常に困難になる。
ュータシステムが１チツプＬ’ＳＩで実現された場合、
ＬＳＩのピン数制限によりアドレスバス、データバスな
どは外部に取り出されない場合が出現する。このような
１チツプマイクロコンピユータＬＳＩの実使用状態での
評価は非常に困難になる。
そのようなＬＳＩでも、開発段階ではＭＰＵの実行状態
をトレースする意味でも、アドレスバス、データバスを
何らかの方法で外部で観測する必要がある。
をトレースする意味でも、アドレスバス、データバスを
何らかの方法で外部で観測する必要がある。
そこで、１つの方法として、アドレスバスとデータバス
を外部へ切り出して出力させたエバリエーションチップ
を開発する方法が考えられるが、ＬＳＩを新しく開発す
る費用がかかるだけでなく、例えば８ビツトＣＰＵシス
テムでは一般にアドレス１６本、データバス８本の計２
４本のピン数増加が伴なうというように、非常に不経済
的である。
を外部へ切り出して出力させたエバリエーションチップ
を開発する方法が考えられるが、ＬＳＩを新しく開発す
る費用がかかるだけでなく、例えば８ビツトＣＰＵシス
テムでは一般にアドレス１６本、データバス８本の計２
４本のピン数増加が伴なうというように、非常に不経済
的である。
（目的）
本発明は、アドレスバスやデータバスを外部に出力しな
い構成であっても、あまりピン数を増加させることなく
、ＭＰＵを内蔵する１チツプ半導体装置の実使用状態で
の評価を可能にする方法を提供することを目的とするも
のである。
い構成であっても、あまりピン数を増加させることなく
、ＭＰＵを内蔵する１チツプ半導体装置の実使用状態で
の評価を可能にする方法を提供することを目的とするも
のである。
（構成）
本発明は、基準クロックとインストラクション信号とを
用いてその半導体装置の評価を行なう方法である。
用いてその半導体装置の評価を行なう方法である。
本発明の評価方法は、ＭＰＵを内蔵する開発中の半導体
装置と、この半導体装置と同等な回路をもち正常動作を
行なうブレッドボード装置とを同期させて動作させ、前
記半導体装置のインストラクション信号と前記ブレッド
ボード装置のインストラクション信号とを比較すること
を特徴とする方法である。
装置と、この半導体装置と同等な回路をもち正常動作を
行なうブレッドボード装置とを同期させて動作させ、前
記半導体装置のインストラクション信号と前記ブレッド
ボード装置のインストラクション信号とを比較すること
を特徴とする方法である。
ここで、［インストラクション信号Ｊとは、インストラ
クションによって周期が変化する信号のことである。こ
のインストラクション信号は機種によってその名称が異
なるが、例えば５ＹＮＣ信号、ＬｉＣ信号、又はＭ］倍
信号このインストラクション信号に対応する。
クションによって周期が変化する信号のことである。こ
のインストラクション信号は機種によってその名称が異
なるが、例えば５ＹＮＣ信号、ＬｉＣ信号、又はＭ］倍
信号このインストラクション信号に対応する。
以下、実施例について具体的に説明する。
第１図は本発明を実施する評価装置の一例を表わす。
２は開発中の１チツプマイクロコンピユータＬＳＩであ
り、第２図に示される構成をもっている。
り、第２図に示される構成をもっている。
ＬＳＩ２のインストラクション信号出力端子はＥ ｘｃ
ｌｕｓｉｖｅ Ｎ ＯＲ（以下、ＥＸ ＮＯＲという）
回路１０の一方の入力側に接続され、基準クロック出力
端子は同期クロック発生装置１２に接続されている。
ｌｕｓｉｖｅ Ｎ ＯＲ（以下、ＥＸ ＮＯＲという）
回路１０の一方の入力側に接続され、基準クロック出力
端子は同期クロック発生装置１２に接続されている。
第２図にはＬＳＩ２の一例を示す。
１４はＭＰＵ、１６はプログラムを記憶しているＲＯＭ
、１８はＲＡＭ、２０は周辺論理回路、２２はアドレス
バス、２４はデータバスである。
、１８はＲＡＭ、２０は周辺論理回路、２２はアドレス
バス、２４はデータバスである。
ＭＰＵ１４からＩ１０回路２６を介して、実使用状態で
の空きピンを使用して基準クロックとインストラクショ
ン信号が取り出されるようになっている。
の空きピンを使用して基準クロックとインストラクショ
ン信号が取り出されるようになっている。
インストラクション信号の例としての５ＹＮＣ信号は、
インストラクションのフェッチサイクルを表わし１例え
ば第３図に示されるように出力される。インストラクシ
ョンを分類すると、５ＹＮＣ信号の周期で２〜７サイク
ルのものに分類される。
インストラクションのフェッチサイクルを表わし１例え
ば第３図に示されるように出力される。インストラクシ
ョンを分類すると、５ＹＮＣ信号の周期で２〜７サイク
ルのものに分類される。
再び第１図に戻って説明すると、４はブレッドボード装
置であり、ＬＳＩ２に内蔵されているＭＰＵと同仕様の
ＭＰＵ６をはじめ、ＲＡＭ、ＲＯＭ１周辺論理回路など
もＬＳＩ２のものと同仕様のものが備えられている。Ｍ
ＰＵ６からはインストラクション信号が取り出されると
ともに、外部端子によりアドレスとデータを観測するこ
ともできるようになっている。ＭＰＵ６のインストラク
ション信号出力端子はＥＸ ＮＯＲ回路１０の他方の入
力側に接続されている。
置であり、ＬＳＩ２に内蔵されているＭＰＵと同仕様の
ＭＰＵ６をはじめ、ＲＡＭ、ＲＯＭ１周辺論理回路など
もＬＳＩ２のものと同仕様のものが備えられている。Ｍ
ＰＵ６からはインストラクション信号が取り出されると
ともに、外部端子によりアドレスとデータを観測するこ
ともできるようになっている。ＭＰＵ６のインストラク
ション信号出力端子はＥＸ ＮＯＲ回路１０の他方の入
力側に接続されている。
このようなブレッドボード装置４は、一般には正常動作
を確認する目的で、ＬＳＩ２を回路設計する段階でＬＳ
Ｉ２と同仕様のものが試作される。
を確認する目的で、ＬＳＩ２を回路設計する段階でＬＳ
Ｉ２と同仕様のものが試作される。
８はシステムポーズ回路であり、ＬＳＩ２からのインス
トラクション信号とブレッドボード装置のＭＰＵ６から
のインストラクション信号とがＥＸ ＮＯＲ回路１０を
介して入力される。システムポーズ回路８は両インスト
ラクション信号が不一致になるとポーズ信号を発生する
。そのポーズ信号出力端子は同期クロック発生回路１２
の入力端子に接続されている。
トラクション信号とブレッドボード装置のＭＰＵ６から
のインストラクション信号とがＥＸ ＮＯＲ回路１０を
介して入力される。システムポーズ回路８は両インスト
ラクション信号が不一致になるとポーズ信号を発生する
。そのポーズ信号出力端子は同期クロック発生回路１２
の入力端子に接続されている。
同期クロック発生回路１２は、ＬＳＩ２から基準クロッ
クを入力してクロック信号を発生し、システムポーズ回
路８からのポーズ信号を入力するとクロック信号の発生
を停止する。同期クロック発生回路１２はまた、第４図
に示されるように。
クを入力してクロック信号を発生し、システムポーズ回
路８からのポーズ信号を入力するとクロック信号の発生
を停止する。同期クロック発生回路１２はまた、第４図
に示されるように。
ＬＳＩ２からの基準クロックを入力しないで１発振回路
によりクロック信号を発生する形式のものであってもよ
い。その同期クロック出力端子はＬＳＩ２のクロック入
力端子とブレッドボード装置４のＭＰＵ６のクロック入
力端子に接続されている。
によりクロック信号を発生する形式のものであってもよ
い。その同期クロック出力端子はＬＳＩ２のクロック入
力端子とブレッドボード装置４のＭＰＵ６のクロック入
力端子に接続されている。
第４図に第１図におけるシステムポーズ回路８と同期ク
ロック発生回路１２の一例を示す。ただし、この例では
同期クロック発生回路１２はＬＳＩ２から基準クロック
を入力せず、発振回路によりクロック信号を発生する。
ロック発生回路１２の一例を示す。ただし、この例では
同期クロック発生回路１２はＬＳＩ２から基準クロック
を入力せず、発振回路によりクロック信号を発生する。
この回路は、２個の単安定マルチバイブレータ３０．３
２．２個のＮＡＮＤゲート３４．３６及び出カバソファ
回路３８を備えている。入力端子。
２．２個のＮＡＮＤゲート３４．３６及び出カバソファ
回路３８を備えている。入力端子。
にはＥＸ ＮＯＲ回路１０からの出力が入力される。単
安定マルチバイブレータ３０，３２のリセット端子Ｒが
システムポーズ回路８の機能を果している。また、ＮＡ
ＮＤゲート３４，３６と単安定マルチバイブレータ３０
．３２により同期クロック発生回路１２としての発振回
路が構成されている。発生するクロック信号は単安定マ
ルチバイブレータ３０．３２に接続されているキャパシ
タＣ１，Ｃ＝と抵抗Ｒ＋、Ｒ：により、第５図に示され
るように決定される。
安定マルチバイブレータ３０，３２のリセット端子Ｒが
システムポーズ回路８の機能を果している。また、ＮＡ
ＮＤゲート３４，３６と単安定マルチバイブレータ３０
．３２により同期クロック発生回路１２としての発振回
路が構成されている。発生するクロック信号は単安定マ
ルチバイブレータ３０．３２に接続されているキャパシ
タＣ１，Ｃ＝と抵抗Ｒ＋、Ｒ：により、第５図に示され
るように決定される。
第４図の回路において、その動作は第５図に示されるよ
うに、ＥＸ ＮＯＲ回路１０から入力される信号がハイ
レベルのときは発振回路が動作してクロック信号が発生
し、ＥＸＮＯＲ回路ＩＯから入力される信号がローレベ
ルになると発振回路の動作が停止してクロック信号が発
生されなくなる。
うに、ＥＸ ＮＯＲ回路１０から入力される信号がハイ
レベルのときは発振回路が動作してクロック信号が発生
し、ＥＸＮＯＲ回路ＩＯから入力される信号がローレベ
ルになると発振回路の動作が停止してクロック信号が発
生されなくなる。
なお、発振回路は第４図のものに限られるものではない
。
。
次に、本実施例の動作について説明する。
同期クロック発生回路１２からの同期クロックによりＬ
ＳＩ２とブレッドボード装置４を同期させて動作させる
と、それぞれのＭＰＵ１４．６はそれぞれのＲＯＭから
送られてくるプログラムを実行してそのプログラムに固
有のインストラクション信号を発生する６ ＬＳＩ２が正常であれば１両ＭＰＵ１４，６からのイン
ストラクション信号が一致し、 ＥＸＮＯＲ回路１０の
出力がハイレベルとなって同期クロック発生回路１２か
らクロック信号が出力され続ける。
ＳＩ２とブレッドボード装置４を同期させて動作させる
と、それぞれのＭＰＵ１４．６はそれぞれのＲＯＭから
送られてくるプログラムを実行してそのプログラムに固
有のインストラクション信号を発生する６ ＬＳＩ２が正常であれば１両ＭＰＵ１４，６からのイン
ストラクション信号が一致し、 ＥＸＮＯＲ回路１０の
出力がハイレベルとなって同期クロック発生回路１２か
らクロック信号が出力され続ける。
もし、ＬＳＩ２に異常があれば、プログラムの途中で両
インストラクション信号に不一致が生じる。このとき、
ＥＸ ＮＯＲ回路１０の出力がローレベルとなって同期
クロック発生回路１２からのクロック信号の発生が停止
するので、そのときのブレッドボード装置４側のアドレ
ス及びデータを観測することによって、ＬＳＩ２の暴走
がプログラム上のどこで発生したかを容易に判断するこ
とができる。
インストラクション信号に不一致が生じる。このとき、
ＥＸ ＮＯＲ回路１０の出力がローレベルとなって同期
クロック発生回路１２からのクロック信号の発生が停止
するので、そのときのブレッドボード装置４側のアドレ
ス及びデータを観測することによって、ＬＳＩ２の暴走
がプログラム上のどこで発生したかを容易に判断するこ
とができる。
本実施例で使用されるＬＳＩ２では、評価のために最大
でも基準クロック用とインストラクション信号用の２本
のピンが増加するのみである。アドレスとデータを取り
出す場合のピン数の増加に比べると極めて少なくてすむ
。また、基準クロックやインストラクション信号は実使
用状態で使用されることもある。
でも基準クロック用とインストラクション信号用の２本
のピンが増加するのみである。アドレスとデータを取り
出す場合のピン数の増加に比べると極めて少なくてすむ
。また、基準クロックやインストラクション信号は実使
用状態で使用されることもある。
第２図のＬＳＩ２は評価のためのシステムポーズ回路８
、ＥＸ ＮＯＲ回路１０及び同期クロック発生回路１２
を含んでいない。しかし、これらの評価用の回路をマイ
クロコンピュータと同一チップ内に形成することもでき
る。その場合には評価のための操作が一層容易になる。
、ＥＸ ＮＯＲ回路１０及び同期クロック発生回路１２
を含んでいない。しかし、これらの評価用の回路をマイ
クロコンピュータと同一チップ内に形成することもでき
る。その場合には評価のための操作が一層容易になる。
また、ＬＳＩチップ内にシングルステップ回路を設ける
とともに、シングルステップピンを追加すれば、ｌステ
ップごとの動作をブレッドボード装置と比較することも
できるようになる。
とともに、シングルステップピンを追加すれば、ｌステ
ップごとの動作をブレッドボード装置と比較することも
できるようになる。
（効果）
本発明によれば、ＭＰＵ内蔵ＬＳＩでアドレスバスやデ
ータバスが外部に取り出されていない構成でも、ＭＰＵ
の動作状態を実使用状態で監視することが可能になる。
ータバスが外部に取り出されていない構成でも、ＭＰＵ
の動作状態を実使用状態で監視することが可能になる。
また、ブレッドボード装置を用いて比較を行なうので、
開発ＬＳＩの暴走アドレスなどを簡単、迅速に判断でき
るようになる。これに対し、もし、オシロスコープやロ
ジックアナライザなどの装置を用いて、インストラクシ
ョン信号を人間が観察し、開発ＬＳＩのＭＰＵが正しく
プログラム通りに動作しているかどうかを監視しようと
すれば、非常に能率も悪く、ミスも多くなる。
開発ＬＳＩの暴走アドレスなどを簡単、迅速に判断でき
るようになる。これに対し、もし、オシロスコープやロ
ジックアナライザなどの装置を用いて、インストラクシ
ョン信号を人間が観察し、開発ＬＳＩのＭＰＵが正しく
プログラム通りに動作しているかどうかを監視しようと
すれば、非常に能率も悪く、ミスも多くなる。
第１図は本発明を実施する評価装置の一例を示すブロッ
ク図、第２図は同実施例で評価される１チツプＬＳＩの
例を示すブロック図、第３図は基準クロックとインスト
ラクション信号としての５ＹＮＣ信号を示す波形図、第
４図は一実施例におけるシステムポーズ回路と同期クロ
ック発生回路の一例を示すブロック回路図、第５図は第
４図の動作を示す波形図である。 ２・・・・・・開発中のＬ’Ｓ Ｉ、 ４・・・・・・ブレッドボード装置、 ６．１４・・・・・・ＭＰＵ。 ８・・・・・・システムボーズ回路、 １０・・・・・・ＥＸ ＮＯＲ回路、 １２・・・・・・同期クロック発生回路。
ク図、第２図は同実施例で評価される１チツプＬＳＩの
例を示すブロック図、第３図は基準クロックとインスト
ラクション信号としての５ＹＮＣ信号を示す波形図、第
４図は一実施例におけるシステムポーズ回路と同期クロ
ック発生回路の一例を示すブロック回路図、第５図は第
４図の動作を示す波形図である。 ２・・・・・・開発中のＬ’Ｓ Ｉ、 ４・・・・・・ブレッドボード装置、 ６．１４・・・・・・ＭＰＵ。 ８・・・・・・システムボーズ回路、 １０・・・・・・ＥＸ ＮＯＲ回路、 １２・・・・・・同期クロック発生回路。
Claims (1)
- （１）ＭＰＵを内蔵する半導体装置とこの半導体装置と
同等な回路をもち正常動作を行なうブレッドボード装置
とを、同期させて動作させ、 前記半導体装置のインストラクション信号と前記ブレッ
ドボード装置のインストラクション信号とを比較するこ
とを特徴とする半導体装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170405A JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170405A JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231448A true JPS6231448A (ja) | 1987-02-10 |
| JPH0711785B2 JPH0711785B2 (ja) | 1995-02-08 |
Family
ID=15904315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170405A Expired - Fee Related JPH0711785B2 (ja) | 1985-07-31 | 1985-07-31 | Ｍｐｕを内蔵する半導体装置の評価装置及び評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092484A (ja) * | 2011-10-27 | 2013-05-16 | Tsubomi Seisakusho:Kk | ワイヤハーネス検査ユニット及びワイヤハーネス検査方法 |
-
1985
- 1985-07-31 JP JP60170405A patent/JPH0711785B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013092484A (ja) * | 2011-10-27 | 2013-05-16 | Tsubomi Seisakusho:Kk | ワイヤハーネス検査ユニット及びワイヤハーネス検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0711785B2 (ja) | 1995-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |