JPH0712045B2 - 電流検出素子 - Google Patents
電流検出素子Info
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- JPH0712045B2 JPH0712045B2 JP63049427A JP4942788A JPH0712045B2 JP H0712045 B2 JPH0712045 B2 JP H0712045B2 JP 63049427 A JP63049427 A JP 63049427A JP 4942788 A JP4942788 A JP 4942788A JP H0712045 B2 JPH0712045 B2 JP H0712045B2
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- JP
- Japan
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- film
- emitter
- electrode film
- emitter electrode
- base
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/135—Non-interconnected multi-emitter structures
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、自身が断続する負荷電流の検出を行うための
電流検出素子に関する。
電流検出素子に関する。
（従来の技術） 負荷の通断電制御をバイポーラトランジスタにより行な
う場合には、そのトランジスタを過負荷電流に起因した
熱破壊から保護できる構成とすることが望ましく、この
ため従来では第６図のような回路構成とすることが行な
われている。即ち、第６図において、１はバイポーラト
ランジスタで、これはベース制御回路２の制御出力によ
りオンオフされるようになっている。３は負荷で、これ
は電源端子４から前記トランジスタ１を介して通電され
る。５は上記負荷３の通電路に介在された電流検出用の
抵抗、６は抵抗５の両端電圧をサンプリングすることに
より負荷３に流れる電流（ひいてはトランジスタ１のコ
レクタ電流Ic）を検出するための電流検出回路である。
そして、前記ベース制御回路２にあっては、電流検出回
路６による検出電流が所定の上限値Imaxを越えた状態で
トランジスタ１をオフさせるように構成されており、こ
れによりトランジスタ１のコレクタ電流Icが上限値Imax
を越える事態が未然に防止される。
う場合には、そのトランジスタを過負荷電流に起因した
熱破壊から保護できる構成とすることが望ましく、この
ため従来では第６図のような回路構成とすることが行な
われている。即ち、第６図において、１はバイポーラト
ランジスタで、これはベース制御回路２の制御出力によ
りオンオフされるようになっている。３は負荷で、これ
は電源端子４から前記トランジスタ１を介して通電され
る。５は上記負荷３の通電路に介在された電流検出用の
抵抗、６は抵抗５の両端電圧をサンプリングすることに
より負荷３に流れる電流（ひいてはトランジスタ１のコ
レクタ電流Ic）を検出するための電流検出回路である。
そして、前記ベース制御回路２にあっては、電流検出回
路６による検出電流が所定の上限値Imaxを越えた状態で
トランジスタ１をオフさせるように構成されており、こ
れによりトランジスタ１のコレクタ電流Icが上限値Imax
を越える事態が未然に防止される。
（発明が解決しようとする課題） 上記のような構成とした場合、抵抗５での発熱量は、ト
ランジスタ１に流れる負荷電流Icに相応して大きくなる
ため、その抵抗５での電力損失が増大するばかりか、抵
抗５として大電力容量の大形のものを使用する必要があ
って全体の大形化を招く虞がある。即ち、例えば負荷電
流Icの定格値が10A、抵抗５が0.01Ωであった場合に
は、その抵抗５での電圧降下が0.1Vとなるため、抵抗５
の電力容量は最低1W必要となる。
ランジスタ１に流れる負荷電流Icに相応して大きくなる
ため、その抵抗５での電力損失が増大するばかりか、抵
抗５として大電力容量の大形のものを使用する必要があ
って全体の大形化を招く虞がある。即ち、例えば負荷電
流Icの定格値が10A、抵抗５が0.01Ωであった場合に
は、その抵抗５での電圧降下が0.1Vとなるため、抵抗５
の電力容量は最低1W必要となる。
本発明は上記事情に鑑みてなされたものであり、その目
的は、負荷の通断電制御を行なう場合にその負荷電流を
検出する必要がある用途に好適し、上記負荷電流検出に
伴う電力損失を抑制することが可能になると共に、その
電流検出精度の向上等も実現できる電流検出素子を提供
するにある。
的は、負荷の通断電制御を行なう場合にその負荷電流を
検出する必要がある用途に好適し、上記負荷電流検出に
伴う電力損失を抑制することが可能になると共に、その
電流検出精度の向上等も実現できる電流検出素子を提供
するにある。
［発明の構成］ （課題を解決するための手段） 本発明は、半導体基板の一方の面に形成されたベース拡
散層と、このベース拡散層上に二次元配置状態で多数個
形成されたエミッタ拡散層と、これら各エミッタ拡散層
上に夫々形成された多数個のエミッタ電極膜と、前記ベ
ース拡散層上に形成されたベース電極膜と、前記基板に
おける前記ベース拡散層と反対側の面に形成されたコレ
クタ電極膜とを備えたマルチエミッタタイプのバイポー
ラトランジスタとして構成し、且つ前記多数個のエミッ
タ電極膜の少なくとも１個を除く他のエミッタ電極膜に
共通に接続された配線膜と、この配線膜と接続されてい
ないエミッタ電極膜に接続された補助配線膜とを設けた
上で、前記補助配線膜が接続されたエミッタ電極膜を通
じて流れる電流に基づいてエミッタ電極膜全体に流れる
負荷電流を検出する構成としたものである。
散層と、このベース拡散層上に二次元配置状態で多数個
形成されたエミッタ拡散層と、これら各エミッタ拡散層
上に夫々形成された多数個のエミッタ電極膜と、前記ベ
ース拡散層上に形成されたベース電極膜と、前記基板に
おける前記ベース拡散層と反対側の面に形成されたコレ
クタ電極膜とを備えたマルチエミッタタイプのバイポー
ラトランジスタとして構成し、且つ前記多数個のエミッ
タ電極膜の少なくとも１個を除く他のエミッタ電極膜に
共通に接続された配線膜と、この配線膜と接続されてい
ないエミッタ電極膜に接続された補助配線膜とを設けた
上で、前記補助配線膜が接続されたエミッタ電極膜を通
じて流れる電流に基づいてエミッタ電極膜全体に流れる
負荷電流を検出する構成としたものである。
また、半導体基板の一方の面に形成されたベース拡散層
と、このベース拡散層上に二次元配置状態で多数個形成
されたエミッタ拡散層と、これら各エミッタ拡散層上に
夫々形成された多数個のエミッタ電極膜と、前記ベース
拡散層上に前記エミッタ電極膜を包囲する孔部を有した
メッシュ状に形成されたベース電極膜と、前記基板にお
ける前記ベース拡散層と反対側の面に形成されたコレク
タ電極膜とを備えたマルチエミッタタイプのバイポーラ
トランジスタとして構成し、且つ前記ベース電極膜を覆
うように形成され前記各エミッタ電極膜に対応した部分
に夫々スルーホールを有する層間絶縁膜と、この層間絶
縁膜上に形成され前記多数個のエミッタ電極膜の少なく
とも特定の１個以外のエミッタ電極膜に前記スルーホー
ルを介して共通に接続された配線膜と、前記層間絶縁膜
上に形成され前記配線膜と接続されていないエミッタ電
極膜に接続された補助配線膜とを設けた上で、前記補助
配線膜が接続されたエミッタ電極膜を通じて流れる電流
に基づいてエミッタ電極膜全体に流れる負荷電流を検出
する構成とすることもできる。構成とすることもでき
る。
と、このベース拡散層上に二次元配置状態で多数個形成
されたエミッタ拡散層と、これら各エミッタ拡散層上に
夫々形成された多数個のエミッタ電極膜と、前記ベース
拡散層上に前記エミッタ電極膜を包囲する孔部を有した
メッシュ状に形成されたベース電極膜と、前記基板にお
ける前記ベース拡散層と反対側の面に形成されたコレク
タ電極膜とを備えたマルチエミッタタイプのバイポーラ
トランジスタとして構成し、且つ前記ベース電極膜を覆
うように形成され前記各エミッタ電極膜に対応した部分
に夫々スルーホールを有する層間絶縁膜と、この層間絶
縁膜上に形成され前記多数個のエミッタ電極膜の少なく
とも特定の１個以外のエミッタ電極膜に前記スルーホー
ルを介して共通に接続された配線膜と、前記層間絶縁膜
上に形成され前記配線膜と接続されていないエミッタ電
極膜に接続された補助配線膜とを設けた上で、前記補助
配線膜が接続されたエミッタ電極膜を通じて流れる電流
に基づいてエミッタ電極膜全体に流れる負荷電流を検出
する構成とすることもできる。構成とすることもでき
る。
（作用） 例えば負荷の通断電制御を行なう場合には、その負荷電
流は多数個のエミッタ電極膜に分散された状態で流れ
る。従って、補助配線膜が接続された少なくとも１個の
特定のエミッタ電極膜と、配線膜に共通に接続された他
のエミッタ電極膜群には、それらの数に応じた比で分配
された負荷電流が流れる。このため、上記負荷電流を検
出するにあたって、上述のような分配電流量が少ない前
記特定のエミッタ電極膜に対して電流サンプリング用の
抵抗を接続する構成とすれば、その抵抗の電力容量が小
さくて済む。この場合、特に、メッシュ状のベース電極
膜，このベース電極膜を覆う層間絶縁膜、並びに層間絶
縁膜上に形成された配線膜を設ける構成とした場合、つ
まり所謂二層配線を採用した場合には、エミッタ電極膜
に接続された配線膜及びベース電極膜の配線容量を飛躍
的に大きくできる。このため、ベース電極膜での電圧降
下を小さくできると共に、配線膜における電流密度を平
均化することが可能となり、これにより各エミッタ電極
膜に流れる負荷電流が均一化されて前述の電流検出精度
が向上するようになる。
流は多数個のエミッタ電極膜に分散された状態で流れ
る。従って、補助配線膜が接続された少なくとも１個の
特定のエミッタ電極膜と、配線膜に共通に接続された他
のエミッタ電極膜群には、それらの数に応じた比で分配
された負荷電流が流れる。このため、上記負荷電流を検
出するにあたって、上述のような分配電流量が少ない前
記特定のエミッタ電極膜に対して電流サンプリング用の
抵抗を接続する構成とすれば、その抵抗の電力容量が小
さくて済む。この場合、特に、メッシュ状のベース電極
膜，このベース電極膜を覆う層間絶縁膜、並びに層間絶
縁膜上に形成された配線膜を設ける構成とした場合、つ
まり所謂二層配線を採用した場合には、エミッタ電極膜
に接続された配線膜及びベース電極膜の配線容量を飛躍
的に大きくできる。このため、ベース電極膜での電圧降
下を小さくできると共に、配線膜における電流密度を平
均化することが可能となり、これにより各エミッタ電極
膜に流れる負荷電流が均一化されて前述の電流検出精度
が向上するようになる。
（実施例） 以下、本発明の一実施例について第１図乃至第５図を参
照しながら説明する。
照しながら説明する。
第１図には電流検出素子としてのマルチエミッタタイプ
のnpnバイポーラトランジスタ（以下単にトランジスタ
と称する）を構成するチップ11の断面モデル構造が示さ
れている。即ち、この第１図において、12は例えば4mm
角程度の矩形状をなすｎ形基板で、これの上面にはエピ
タキシャル成長層12aが形成されている。13はベース拡
散層（ｐ形）で、これはエピタキシャル成長層12aの略
全域に渡って不純物（アクセプタ）を拡散することによ
り矩形状に形成されている。14は多数個（この実施例で
は41個）のエミッタ拡散層（ｎ形）で、これは、ベース
拡散層13上に不純物（ドナー）を拡散することにより、
第２図乃至第４図に示すような二次元配置となるように
設けられている。尚、この不純物拡散は、基板12上（エ
ピタキシャル成長層12a及びベース拡散層13上）に予め
形成された酸化被膜15の拡散窓15aを通じて行なわれ
る。また、16は例えばアルミニュウム系の材料より成る
多数個のエミッタ電極膜で、これらは各エミッタ拡散層
14上に前記拡散窓15aを介して形成されている。
のnpnバイポーラトランジスタ（以下単にトランジスタ
と称する）を構成するチップ11の断面モデル構造が示さ
れている。即ち、この第１図において、12は例えば4mm
角程度の矩形状をなすｎ形基板で、これの上面にはエピ
タキシャル成長層12aが形成されている。13はベース拡
散層（ｐ形）で、これはエピタキシャル成長層12aの略
全域に渡って不純物（アクセプタ）を拡散することによ
り矩形状に形成されている。14は多数個（この実施例で
は41個）のエミッタ拡散層（ｎ形）で、これは、ベース
拡散層13上に不純物（ドナー）を拡散することにより、
第２図乃至第４図に示すような二次元配置となるように
設けられている。尚、この不純物拡散は、基板12上（エ
ピタキシャル成長層12a及びベース拡散層13上）に予め
形成された酸化被膜15の拡散窓15aを通じて行なわれ
る。また、16は例えばアルミニュウム系の材料より成る
多数個のエミッタ電極膜で、これらは各エミッタ拡散層
14上に前記拡散窓15aを介して形成されている。
上記酸化被膜15におけるベース拡散層13との対応部位に
は、互に連続したコンタクトホール15bが各エミッタ拡
散層14を包囲するようにして形成されている。そして、
ベース拡散層13上の略全域には、例えばアルミニュウム
系の材料より成るベース電極膜17が上記コンタクトホー
ル15bを介して形成されている。つまり、上記ベース電
極膜17は、第２図に示すように、エミッタ電極膜16を包
囲する孔部17aを有したメッシュ状に形成される。尚、
第２図に示すように、エピタキシャル成長層12a上に
は、エミッタ電極膜16が存在しない２箇所の領域A,Bが
設けられており、このうち一方の領域Ａには、ベース電
極膜17も存在しないように構成されている。
は、互に連続したコンタクトホール15bが各エミッタ拡
散層14を包囲するようにして形成されている。そして、
ベース拡散層13上の略全域には、例えばアルミニュウム
系の材料より成るベース電極膜17が上記コンタクトホー
ル15bを介して形成されている。つまり、上記ベース電
極膜17は、第２図に示すように、エミッタ電極膜16を包
囲する孔部17aを有したメッシュ状に形成される。尚、
第２図に示すように、エピタキシャル成長層12a上に
は、エミッタ電極膜16が存在しない２箇所の領域A,Bが
設けられており、このうち一方の領域Ａには、ベース電
極膜17も存在しないように構成されている。
18はベース電極膜17及び酸化被膜15等を覆うように基板
12上の全体に渡って設けられた層間絶縁膜で、これはエ
ミッタ電極膜16に対応した部分に夫々スルーホール18a
を有すると共に、第３図に示すように、前記領域Ｂに対
応した部分に切欠部18bを有するように構成されてい
る。このように切欠部18bが設けられた結果、その切欠
部18bを介して外部に臨むベース電極膜17部分がボンデ
ィングパット17b（第３図及び第４図参照）として機能
するようになっている。尚、上記層間絶縁膜18は、窒化
珪素膜或はポリイミド樹脂膜等により形成される。
12上の全体に渡って設けられた層間絶縁膜で、これはエ
ミッタ電極膜16に対応した部分に夫々スルーホール18a
を有すると共に、第３図に示すように、前記領域Ｂに対
応した部分に切欠部18bを有するように構成されてい
る。このように切欠部18bが設けられた結果、その切欠
部18bを介して外部に臨むベース電極膜17部分がボンデ
ィングパット17b（第３図及び第４図参照）として機能
するようになっている。尚、上記層間絶縁膜18は、窒化
珪素膜或はポリイミド樹脂膜等により形成される。
19は層間絶縁膜18上に形成された例えばアルミニュウム
系材料より成る配線膜で、これは第４図に示すように、
前記領域A,B及びその領域Ａに隣接した１個の特定エミ
ッタ電極膜（これには特に符号16Xを付した）に対応し
た領域を除いた部分を覆うように形成されており、上記
特定エミッタ電極膜16X以外のエミッタ電極膜16に対し
て前記スルーホール18aを介して共通に接続されてい
る。尚、斯かる配線膜19にあっては、その膜厚が比較的
大きくなるように形成されていると共に、適宜部位がボ
ンディングパットとして利用されるようになっている。
また、第４図において、前記領域Ａに位置した層間絶縁
膜18上には、前記特定エミッタ電極膜16X用のボンディ
ングパット20、並びにこのボンディングパット20とエミ
ッタ電極膜16X間を繋ぐ補助配線膜21が形成されてい
る。
系材料より成る配線膜で、これは第４図に示すように、
前記領域A,B及びその領域Ａに隣接した１個の特定エミ
ッタ電極膜（これには特に符号16Xを付した）に対応し
た領域を除いた部分を覆うように形成されており、上記
特定エミッタ電極膜16X以外のエミッタ電極膜16に対し
て前記スルーホール18aを介して共通に接続されてい
る。尚、斯かる配線膜19にあっては、その膜厚が比較的
大きくなるように形成されていると共に、適宜部位がボ
ンディングパットとして利用されるようになっている。
また、第４図において、前記領域Ａに位置した層間絶縁
膜18上には、前記特定エミッタ電極膜16X用のボンディ
ングパット20、並びにこのボンディングパット20とエミ
ッタ電極膜16X間を繋ぐ補助配線膜21が形成されてい
る。
尚、第１図において、22は基板12の裏側全域に渡って形
成されたコレクタ電極膜で、これは例えばCr-Ni-Ag合金
より成る。
成されたコレクタ電極膜で、これは例えばCr-Ni-Ag合金
より成る。
さて、第５図には以上のように構成されたチップ11をパ
ッケージングして成るバイポーラトランジスタ11A、つ
まり合計41個のエミッタを備えたマルチエミッタタイプ
のトランジスタ11Aの具体的な使用例が示されている。
この例は、トランジスタ11Aを過負荷電流に起因した熱
破壊から保護できる構成を示すものであり、トランジス
タ11Aは、ベース制御回路23の制御出力によりオンオフ
されるようになっている。24は負荷で、これは電源端子
25から前記トランジスタ11Aのコレクタ及び各エミッタ
間を介して通電される。従って、負荷24に流れる負荷電
流ILは、各エミッタ（つまり41個のエミッタ電極膜16）
に分散された状態で流れる。26は上記負荷電流IL検出用
の抵抗で、これは、負荷24の通電路のうち前記特定のエ
ミッタ電極膜16Xに対応した特定のエミッタを介した通
電路に介在されている。この場合、上記特定のエミッタ
を介して抵抗26に流れる電流I0は、トランジスタ11Aの
エミッタ数が合計41個であるから、理論的には前記負荷
電流ILの1/41である。一方、27は抵抗26の両端電圧をサ
ンプリングすることにより負荷電流IL（ひいてはトラン
ジスタ11Aのコレクタ電流）を検出するための電流検出
回路である。そして、前記ベース制御回路23にあって
は、電流検出回路27による検出電流が所定の上限値Imax
/41を越えた状態でトランジスタ11Aをオフさせるように
構成されており、これによりトランジスタ11Aのコレク
タ電流が上限値Imaxを越える事態が未然に防止される。
ッケージングして成るバイポーラトランジスタ11A、つ
まり合計41個のエミッタを備えたマルチエミッタタイプ
のトランジスタ11Aの具体的な使用例が示されている。
この例は、トランジスタ11Aを過負荷電流に起因した熱
破壊から保護できる構成を示すものであり、トランジス
タ11Aは、ベース制御回路23の制御出力によりオンオフ
されるようになっている。24は負荷で、これは電源端子
25から前記トランジスタ11Aのコレクタ及び各エミッタ
間を介して通電される。従って、負荷24に流れる負荷電
流ILは、各エミッタ（つまり41個のエミッタ電極膜16）
に分散された状態で流れる。26は上記負荷電流IL検出用
の抵抗で、これは、負荷24の通電路のうち前記特定のエ
ミッタ電極膜16Xに対応した特定のエミッタを介した通
電路に介在されている。この場合、上記特定のエミッタ
を介して抵抗26に流れる電流I0は、トランジスタ11Aの
エミッタ数が合計41個であるから、理論的には前記負荷
電流ILの1/41である。一方、27は抵抗26の両端電圧をサ
ンプリングすることにより負荷電流IL（ひいてはトラン
ジスタ11Aのコレクタ電流）を検出するための電流検出
回路である。そして、前記ベース制御回路23にあって
は、電流検出回路27による検出電流が所定の上限値Imax
/41を越えた状態でトランジスタ11Aをオフさせるように
構成されており、これによりトランジスタ11Aのコレク
タ電流が上限値Imaxを越える事態が未然に防止される。
上記した構成によれば、負荷電流ILを検出するための抵
抗26には負荷電流ILの1/41の電流が流れるだけであるか
ら、その抵抗26での電力損失の低減並びに小電力容量化
を実現できる。そして、配線膜19及びベース電極膜17を
二層配線する構成であるから、配線膜19を比較的肉厚が
大きくしかも大面積に形成できると共に、ベース電極膜
17も大面積のメッシュ状に形成できる。この結果、エミ
ッタ用の配線膜19の配線容量を飛躍的に高めることがで
き、これにより各エミッタに流れる電流が均一化され
て、抵抗26を利用した電流検出精度が高くなる。また、
ベース電極膜17の配線容量も飛躍的に大きくなるから、
そのベース電極膜17での電圧降下が小さくなり、しかも
ベース電極膜17は各エミッタ電極膜16を包囲するように
設けられているから、各エミッタ電極膜16にはその全周
から均一にベース・エミッタ電圧が印加されて、エミッ
タのキャリア注入効率が向上するようになる。また、ト
ランジスタ11Aはバイポーラ形のものであるから、その
耐圧がMOS-FET等に比して高くなり、余分な過電圧保護
回路等が不要になる利点がある。
抗26には負荷電流ILの1/41の電流が流れるだけであるか
ら、その抵抗26での電力損失の低減並びに小電力容量化
を実現できる。そして、配線膜19及びベース電極膜17を
二層配線する構成であるから、配線膜19を比較的肉厚が
大きくしかも大面積に形成できると共に、ベース電極膜
17も大面積のメッシュ状に形成できる。この結果、エミ
ッタ用の配線膜19の配線容量を飛躍的に高めることがで
き、これにより各エミッタに流れる電流が均一化され
て、抵抗26を利用した電流検出精度が高くなる。また、
ベース電極膜17の配線容量も飛躍的に大きくなるから、
そのベース電極膜17での電圧降下が小さくなり、しかも
ベース電極膜17は各エミッタ電極膜16を包囲するように
設けられているから、各エミッタ電極膜16にはその全周
から均一にベース・エミッタ電圧が印加されて、エミッ
タのキャリア注入効率が向上するようになる。また、ト
ランジスタ11Aはバイポーラ形のものであるから、その
耐圧がMOS-FET等に比して高くなり、余分な過電圧保護
回路等が不要になる利点がある。
尚、上記実施例において、トランジスタ11Aとベース制
御回路23,抵抗26,電流検出回路27等の全部或は所定のも
のとを集積回路化し、以てこれらを一つの電流検出素子
として構成するようにしても良い。
御回路23,抵抗26,電流検出回路27等の全部或は所定のも
のとを集積回路化し、以てこれらを一つの電流検出素子
として構成するようにしても良い。
その他、本発明は上記し且つ図面に示した実施例に限定
されるものではなく、例えばエミッタ拡散層及びエミッ
タ電極膜をさらに多数個設けても良い等、その要旨を逸
脱しない範囲で種々変形して実施することができる。
されるものではなく、例えばエミッタ拡散層及びエミッ
タ電極膜をさらに多数個設けても良い等、その要旨を逸
脱しない範囲で種々変形して実施することができる。
［発明の効果］ 以上の説明によって明らかなように、請求項１及び２の
発明は、負荷の通断電を行なう場合にその負荷電流を検
出する必要がある用途に好適するものであり、請求項１
の発明によれば上記負荷電流検出に伴う電力損失を抑制
することが可能になるものであり、また請求項２の発明
によれば、上記効果に加えて負荷電流の検出精度の向上
等も実現できるものである。
発明は、負荷の通断電を行なう場合にその負荷電流を検
出する必要がある用途に好適するものであり、請求項１
の発明によれば上記負荷電流検出に伴う電力損失を抑制
することが可能になるものであり、また請求項２の発明
によれば、上記効果に加えて負荷電流の検出精度の向上
等も実現できるものである。
第１図乃至第５図は本発明の一実施例を示すもので、第
１図はトランジスタを構成するチップの要部の断面構造
モデルを示す図、第２図は配線膜及び層間絶縁膜を除去
した状態で示すチップの平面図、第３図は配線膜のみを
除去した状態で示すチップの平面図、第４図はチップの
平面図、第５図は使用例を示す接続図である。また、第
６図は従来例説明用の第５図相当図である。 図中、11Aはバイポーラトランジスタ（電流検出素
子）、11はチップ、12は基板、13はベース拡散層、14は
エミッタ拡散層、16,16Xはエミッタ電極膜、17はベース
電極膜、17aは孔部、18は層間絶縁膜、18aはスルーホー
ル、19は配線膜、21は補助配線膜、22はコレクタ電極
膜、24は負荷、26は抵抗を示す。
１図はトランジスタを構成するチップの要部の断面構造
モデルを示す図、第２図は配線膜及び層間絶縁膜を除去
した状態で示すチップの平面図、第３図は配線膜のみを
除去した状態で示すチップの平面図、第４図はチップの
平面図、第５図は使用例を示す接続図である。また、第
６図は従来例説明用の第５図相当図である。 図中、11Aはバイポーラトランジスタ（電流検出素
子）、11はチップ、12は基板、13はベース拡散層、14は
エミッタ拡散層、16,16Xはエミッタ電極膜、17はベース
電極膜、17aは孔部、18は層間絶縁膜、18aはスルーホー
ル、19は配線膜、21は補助配線膜、22はコレクタ電極
膜、24は負荷、26は抵抗を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０３Ｋ 17/08 Ｂ 9184−5Ｊ
Claims (2)
- 【請求項１】半導体基板の一方の面に形成されたベース
拡散層と、このベース拡散層上に二次元配置状態で多数
個形成されたエミッタ拡散層と、これら各エミッタ拡散
層上に夫々形成された多数個のエミッタ電極膜と、前記
ベース拡散層上に形成されたベース電極膜と、前記基板
における前記ベース拡散層と反対側の面に形成されたコ
レクタ電極膜とを備えたマルチエミッタタイプのバイポ
ーラトランジスタとして構成され、 前記多数個のエミッタ電極膜の少なくとも１個を除く他
のエミッタ電極膜に共通に接続された配線膜と、 この配線膜と接続されていないエミッタ電極膜に接続さ
れた補助配線膜とを設けた上で、 前記補助配線膜が接続されたエミッタ電極膜を通じて流
れる電流に基づいてエミッタ電極膜全体に流れる負荷電
流を検出することを特徴とする電流検出素子。 - 【請求項２】半導体基板の一方の面に形成されたベース
拡散層と、このベース拡散層上に二次元配置状態で多数
個形成されたエミッタ拡散層と、これら各エミッタ拡散
層上に夫々形成された多数個のエミッタ電極膜と、前記
ベース拡散層上に前記エミッタ電極膜を包囲する孔部を
有したメッシュ状に形成されたベース電極膜と、前記基
板における前記ベース拡散層と反対側の面に形成された
コレクタ電極膜とを備えたマルチエミッタタイプのバイ
ポーラトランジスタとして構成され、 前記ベース電極膜を覆うように形成され前記各エミッタ
電極膜に対応した部分に夫々スルーホールを有する層間
絶縁膜と、 この層間絶縁膜上に形成され前記多数個のエミッタ電極
膜の少なくとも特定の１個以外のエミッタ電極膜に前記
スルーホールを介して共通に接続された配線膜と、 前記層間絶縁膜上に形成され前記配線膜と接続されてい
ないエミッタ電極膜に接続された補助配線膜とを設けた
上で、 前記補助配線膜が接続されたエミッタ電極膜を通じて流
れる電流に基づいてエミッタ電極膜全体に流れる負荷電
流を検出することを特徴とする電流検出素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049427A JPH0712045B2 (ja) | 1988-03-02 | 1988-03-02 | 電流検出素子 |
| US08/029,966 US5296732A (en) | 1988-03-02 | 1993-03-09 | Bipolar transistor |
| US08/354,085 US5594271A (en) | 1988-03-02 | 1994-12-06 | Load current detecting device including a multi-emitter bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63049427A JPH0712045B2 (ja) | 1988-03-02 | 1988-03-02 | 電流検出素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251657A JPH01251657A (ja) | 1989-10-06 |
| JPH0712045B2 true JPH0712045B2 (ja) | 1995-02-08 |
Family
ID=12830797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63049427A Expired - Lifetime JPH0712045B2 (ja) | 1988-03-02 | 1988-03-02 | 電流検出素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5296732A (ja) |
| JP (1) | JPH0712045B2 (ja) |
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|---|---|---|---|---|
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| NL6712617A (ja) * | 1967-09-15 | 1969-03-18 | ||
| NL6813997A (ja) * | 1968-09-30 | 1970-04-01 | ||
| US3946425A (en) * | 1969-03-12 | 1976-03-23 | Hitachi, Ltd. | Multi-emitter transistor having heavily doped N+ regions surrounding base region of transistors |
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| JPS57181160A (en) * | 1981-04-30 | 1982-11-08 | Sanyo Electric Co Ltd | Transistor |
| JPS5818964A (ja) * | 1981-07-28 | 1983-02-03 | Fujitsu Ltd | 半導体装置 |
| US4513306A (en) * | 1982-12-27 | 1985-04-23 | Motorola, Inc. | Current ratioing device structure |
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| US4783690A (en) * | 1983-09-06 | 1988-11-08 | General Electric Company | Power semiconductor device with main current section and emulation current section |
| JPS60165759A (ja) * | 1984-02-07 | 1985-08-28 | Nippon Denso Co Ltd | 集積回路素子 |
| US4831281A (en) * | 1984-04-02 | 1989-05-16 | Motorola, Inc. | Merged multi-collector transistor |
| DE3573357D1 (en) * | 1984-12-27 | 1989-11-02 | Siemens Ag | Semiconductor power switch |
| JPH0770539B2 (ja) * | 1985-02-01 | 1995-07-31 | サンケン電気株式会社 | トランジスタ |
| US4656496A (en) * | 1985-02-04 | 1987-04-07 | National Semiconductor Corporation | Power transistor emitter ballasting |
| JPH0712045B2 (ja) * | 1988-03-02 | 1995-02-08 | 株式会社東海理化電機製作所 | 電流検出素子 |
-
1988
- 1988-03-02 JP JP63049427A patent/JPH0712045B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-09 US US08/029,966 patent/US5296732A/en not_active Expired - Fee Related
-
1994
- 1994-12-06 US US08/354,085 patent/US5594271A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5594271A (en) | 1997-01-14 |
| JPH01251657A (ja) | 1989-10-06 |
| US5296732A (en) | 1994-03-22 |
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