JPH07120655B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07120655B2 JPH07120655B2 JP63268664A JP26866488A JPH07120655B2 JP H07120655 B2 JPH07120655 B2 JP H07120655B2 JP 63268664 A JP63268664 A JP 63268664A JP 26866488 A JP26866488 A JP 26866488A JP H07120655 B2 JPH07120655 B2 JP H07120655B2
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- metal wiring
- wiring
- semiconductor device
- impurity ions
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-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/937—Hillock prevention
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデバイスを含む半導体基板上に形成された多層
配線を有する半導体装置およびその製造方法に関し、特
に、金属配線に生じるヒロックに起因する配線間のショ
ートを防止した半導体装置およびその製造方法に関する
ものである。
配線を有する半導体装置およびその製造方法に関し、特
に、金属配線に生じるヒロックに起因する配線間のショ
ートを防止した半導体装置およびその製造方法に関する
ものである。
［従来の技術］ LSIなどの半導体装置において、その実装密度を高める
ためには、多層配線技術が不可欠である。バイポーラIC
を例に上げて、多層配線を有する従来の半導体装置の製
造工程を説明する。第6A図〜第6H図は、従来のバイポー
ラICの製造工程の概略図である。
ためには、多層配線技術が不可欠である。バイポーラIC
を例に上げて、多層配線を有する従来の半導体装置の製
造工程を説明する。第6A図〜第6H図は、従来のバイポー
ラICの製造工程の概略図である。
第6A図を参照して、たとえばＰ型の半導体基板１の
主面に、トランジスタのコレクタ・エミッタ間の抵抗を
下げる目的で、N+埋込層２を拡散する。
主面に、トランジスタのコレクタ・エミッタ間の抵抗を
下げる目的で、N+埋込層２を拡散する。
第6B図を参照して、半導体基板１の主面上に、トラ
ンジスタのコレクタ領域となるＮ層３をエピタキシャル
成長により形成する。
ンジスタのコレクタ領域となるＮ層３をエピタキシャル
成長により形成する。
ICは多くのトランジスタ・ダイオードから構成され
ているが、それらの素子を電気的に分離させるため、第
6C図を参照して、P+層４をＮ層３中に拡散する。通常、
P+層４は回路中の最も低い電位に保たれ、各素子は、
のＮ層３との間にできるダイオードを逆バイアスにする
ことにより、分離される。
ているが、それらの素子を電気的に分離させるため、第
6C図を参照して、P+層４をＮ層３中に拡散する。通常、
P+層４は回路中の最も低い電位に保たれ、各素子は、
のＮ層３との間にできるダイオードを逆バイアスにする
ことにより、分離される。
第6D図を参照して、npnトランジスタのベース領域
となるｐ層５を、Ｎ層３内に形成する。このｐ層５は、
またIC内部回路の抵抗としても使われる。
となるｐ層５を、Ｎ層３内に形成する。このｐ層５は、
またIC内部回路の抵抗としても使われる。
第6E図を参照して、ｐ層５内に、npnトランジスタ
のエミッタ領域となるN+層６を形成する。また、このと
き、のＮ層３からコレクタ電極を取出すのに必要とな
るN+層７も同時に形成する。
のエミッタ領域となるN+層６を形成する。また、このと
き、のＮ層３からコレクタ電極を取出すのに必要とな
るN+層７も同時に形成する。
以上の工程で、トランジスタ動作を行なうのに必要
となる拡散工程はすべて終える。引き続き、第6F図を参
照し、全面に酸化膜８を形成し、各領域をAl配線で接続
するために、該酸化膜８の所定部分にコンタクトホール
を形成する。
となる拡散工程はすべて終える。引き続き、第6F図を参
照し、全面に酸化膜８を形成し、各領域をAl配線で接続
するために、該酸化膜８の所定部分にコンタクトホール
を形成する。
第6G図を参照して、各素子間をAl配線９により接続
する。
する。
この後、第6H図を参照して、必要ならば、層間絶縁
膜10を全面に形成し、層間絶縁膜10の所定の部分にコン
タクトホールを設け、２層目のAl配線11を行なったり、
耐湿性向上のためにチップ表面をパッシベーション膜1
2′で覆う工程を行なう。
膜10を全面に形成し、層間絶縁膜10の所定の部分にコン
タクトホールを設け、２層目のAl配線11を行なったり、
耐湿性向上のためにチップ表面をパッシベーション膜1
2′で覆う工程を行なう。
従来の半導体装置の製造工程は以上のように構成されて
いる。ところで、多層配線を行なう上で、特に下地の配
線のヒロックが極めて小さく、その大きさにして、ほぼ
0.1〜0.5μｍ程度でないと良好な層間配線を行なうこと
ができない。しかしながら、従来の方法では、下地配線
にたとえばAlまたはAl−Cu合金を用いた場合、配線加工
時に熱履歴による大きなヒロックが生じ、これらが結び
ついて配線間ショートが生じるという欠点があった。こ
の問題点を解決するために、従来より、第7A図〜第7C図
に示すプロセスが加えられている。このプロセスの詳細
は、本出願人会社によって以前に特許出願された特開昭
57−183053,57−183054,57−183055,57−183056号公報
に記載されている。
いる。ところで、多層配線を行なう上で、特に下地の配
線のヒロックが極めて小さく、その大きさにして、ほぼ
0.1〜0.5μｍ程度でないと良好な層間配線を行なうこと
ができない。しかしながら、従来の方法では、下地配線
にたとえばAlまたはAl−Cu合金を用いた場合、配線加工
時に熱履歴による大きなヒロックが生じ、これらが結び
ついて配線間ショートが生じるという欠点があった。こ
の問題点を解決するために、従来より、第7A図〜第7C図
に示すプロセスが加えられている。このプロセスの詳細
は、本出願人会社によって以前に特許出願された特開昭
57−183053,57−183054,57−183055,57−183056号公報
に記載されている。
次に、第7A図〜第7C図に示す、この従来のヒロック発生
防止のプロセスを説明する。
防止のプロセスを説明する。
第7A図を参照して、デバイスを含む半導体基板12の上に
下層配線13を形成し、下層配線13を覆うように全面に層
間絶縁膜14を形成し、その上に上層Al配線15を形成す
る。
下層配線13を形成し、下層配線13を覆うように全面に層
間絶縁膜14を形成し、その上に上層Al配線15を形成す
る。
次に、第7B図を参照して、上層Al配線15をパターニング
する前に、Al配線15の表面にAr+、As+、P+、Sb+等のイ
オン注入30を行なう。こうしてAl配線の上部表面のアモ
ルファス化を行なう。
する前に、Al配線15の表面にAr+、As+、P+、Sb+等のイ
オン注入30を行なう。こうしてAl配線の上部表面のアモ
ルファス化を行なう。
次いで、第7C図を参照して、Al配線15のパターニングを
行なう。
行なう。
以上のような工程を加えることにより、Al配線15の上部
表面がアモルファス化されるため、この部分にストレス
がかかったとしても、そのストレスは全体に拡散され
る。その結果、上方向へ延びるヒロックの発生が防止さ
れ、異層間における配線間ショートは防止される。
表面がアモルファス化されるため、この部分にストレス
がかかったとしても、そのストレスは全体に拡散され
る。その結果、上方向へ延びるヒロックの発生が防止さ
れ、異層間における配線間ショートは防止される。
［発明が解決しようとする課題］ しかしながら、以上のようなヒロック発生防止のプロセ
スでは、確かに上方向に延びるヒロックの発生は防止さ
れるが、Al配線15の側壁部から横方向に延びるヒロック
を阻止することができなかった。したがって、同一層内
のAl配線間でショートするという事態を回避することは
できず、信頼性上問題であった。特に半導体装置の微細
化が進み、パターン間隔が狭くなるにつれて、この問題
は深刻化している。
スでは、確かに上方向に延びるヒロックの発生は防止さ
れるが、Al配線15の側壁部から横方向に延びるヒロック
を阻止することができなかった。したがって、同一層内
のAl配線間でショートするという事態を回避することは
できず、信頼性上問題であった。特に半導体装置の微細
化が進み、パターン間隔が狭くなるにつれて、この問題
は深刻化している。
この発明は上記のような問題点を解決するめになされた
もので、異層間における配線間ショートを防止するだけ
でなく、同一層内におてる配線間のショートをも防止で
きる、信頼性の高い半導体装置およびその製造方法を提
供することを目的とする。
もので、異層間における配線間ショートを防止するだけ
でなく、同一層内におてる配線間のショートをも防止で
きる、信頼性の高い半導体装置およびその製造方法を提
供することを目的とする。
［課題を解決するための手段］ この発明の第１の局面に従う半導体装置は、デバイスを
含む半導体基板を備える。上記半導体基板の上に金属配
線が形成されている。上記金属配線はパターニングされ
ている。パターニングされた上記金属配線の側壁面を含
む表面中であって、その表面から800〜2000Åの深さの
部分に不純物イオンが注入されており、それによって金
属配線の側壁面を含む表面から800〜2000Åの深さまで
の部分がアモルファス化されている。
含む半導体基板を備える。上記半導体基板の上に金属配
線が形成されている。上記金属配線はパターニングされ
ている。パターニングされた上記金属配線の側壁面を含
む表面中であって、その表面から800〜2000Åの深さの
部分に不純物イオンが注入されており、それによって金
属配線の側壁面を含む表面から800〜2000Åの深さまで
の部分がアモルファス化されている。
この発明の第２の局面に従う半導体装置の製造方法によ
れば、まず、デバイスを含む半導体基板を準備する。上
記半導体基板の上に金属配線を形成する。上記金属配線
をパターニングする。パターニングされた上記金属配線
の側壁面を含む表面中であって、その表面から800〜200
0Åの深さ部分に、不純物イオンを注入する。
れば、まず、デバイスを含む半導体基板を準備する。上
記半導体基板の上に金属配線を形成する。上記金属配線
をパターニングする。パターニングされた上記金属配線
の側壁面を含む表面中であって、その表面から800〜200
0Åの深さ部分に、不純物イオンを注入する。
［作用］ この発明の第１の局面に従う半導体装置によれば、パタ
ーニングされた金属配線の側壁面を含む表面中であっ
て、その表面から800〜2000Åの深さの部分に不純物イ
オンが注入されており、それによって、金属配線の側壁
面を含む表面から800〜2000Åの深さまでの部分がアモ
ルファス化されているので、金属配線の側壁部および上
表面にストレスがかかったとしても、そのストレスは全
体に拡散される。その結果、金属配線の上表面から上方
向に延びるヒロックおよび側壁部から横方向に延びるヒ
ロックの発生は防止される。それゆえに、異層間におけ
る金属配線間ショートが防止され、かつ同一層間におけ
る金属配線間のショートも防止され、信頼性の高い半導
体装置が得られる。
ーニングされた金属配線の側壁面を含む表面中であっ
て、その表面から800〜2000Åの深さの部分に不純物イ
オンが注入されており、それによって、金属配線の側壁
面を含む表面から800〜2000Åの深さまでの部分がアモ
ルファス化されているので、金属配線の側壁部および上
表面にストレスがかかったとしても、そのストレスは全
体に拡散される。その結果、金属配線の上表面から上方
向に延びるヒロックおよび側壁部から横方向に延びるヒ
ロックの発生は防止される。それゆえに、異層間におけ
る金属配線間ショートが防止され、かつ同一層間におけ
る金属配線間のショートも防止され、信頼性の高い半導
体装置が得られる。
また、この発明の第２の局面に従う半導体装置の製造方
法によれば、パターニングされた上記金属配線の側壁面
を含む表面であって、その表面から800〜2000Åの深さ
の部分に、不純物イオンを注入するので、金属配線の側
壁面を含む表面から800〜2000Åの深さまでの部分がア
モルファス化される。
法によれば、パターニングされた上記金属配線の側壁面
を含む表面であって、その表面から800〜2000Åの深さ
の部分に、不純物イオンを注入するので、金属配線の側
壁面を含む表面から800〜2000Åの深さまでの部分がア
モルファス化される。
［実施例］ 以下、この発明の一実施例を図について説明する。
第1A図〜第1C図は、本発明に係る、ヒロック発生防止の
プロセスを断面図で表わしたものである。
プロセスを断面図で表わしたものである。
第1A図を参照して、デバイスを含む半導体基板12の上に
下層配線13を形成し、下層配線13を覆うように全面に層
間絶縁膜14を形成し、その上に金属配線たとえばAl配線
15を形成している。
下層配線13を形成し、下層配線13を覆うように全面に層
間絶縁膜14を形成し、その上に金属配線たとえばAl配線
15を形成している。
次に、第1B図を参照して、Al配線15のパターニングを行
なう。従来の方法では、パターニング前にイオン注入を
行なっていたが、本発明においてはパターニングを先に
行なうのである。
なう。従来の方法では、パターニング前にイオン注入を
行なっていたが、本発明においてはパターニングを先に
行なうのである。
次に、第1C図を参照して、パターニングされたAl配線15
の側壁を含む表面全面に、回転イオン注入20により、Ar
+，As+，P+，Sb+，Al+等の不純物イオンを注入し、それ
によって、Al配線15の表面をアモルファス化する。この
場合、金属配線がAl配線であって、不純物イオンがアル
ミニウムイオンの場合には、金属配線の表面がアモルフ
ァス化されるだけでなく、電気伝導度を変えることなく
良好な金属配線が得られるという効果を奏する。
の側壁を含む表面全面に、回転イオン注入20により、Ar
+，As+，P+，Sb+，Al+等の不純物イオンを注入し、それ
によって、Al配線15の表面をアモルファス化する。この
場合、金属配線がAl配線であって、不純物イオンがアル
ミニウムイオンの場合には、金属配線の表面がアモルフ
ァス化されるだけでなく、電気伝導度を変えることなく
良好な金属配線が得られるという効果を奏する。
第２図は、本発明に使用する回転イオン注入装置の概念
図である。回転イオン注入装置は、Ｙ偏向板16と、Ｘ偏
向板17と、マスク18と、回転ターゲット19とを備えてい
る。回転ターゲット19は矢印Ａ方向に示す方向に角度が
傾けられるようになっており、この傾斜角により不純物
イオンの注入角度θが調整される。また、回転ターゲッ
ト19は矢印Ｂ方向に回転するようになっており、この回
転により、回転ターゲット19の上に置かれた半導体基板
が矢印Ｂ方向に示す方向に回転される。
図である。回転イオン注入装置は、Ｙ偏向板16と、Ｘ偏
向板17と、マスク18と、回転ターゲット19とを備えてい
る。回転ターゲット19は矢印Ａ方向に示す方向に角度が
傾けられるようになっており、この傾斜角により不純物
イオンの注入角度θが調整される。また、回転ターゲッ
ト19は矢印Ｂ方向に回転するようになっており、この回
転により、回転ターゲット19の上に置かれた半導体基板
が矢印Ｂ方向に示す方向に回転される。
次に、この回転イオン注入装置を用いて、回転イオン注
入を行なう方法について説明する。回転ターゲット19の
上に、パターニングされたAl配線が形成された半導体基
板（第1B図に示すもの）を置く。次いで、回転ターゲッ
ト19を、注入角度θが45°になるように傾け、矢印Ｂ方
向に回転させる。次いで、イオンビームを照射する。イ
オンビームはＹ偏向板16により垂直方向に引き伸ばさ
れ、さらにＸ偏向板17により水平方向に引き伸ばされ、
マスク18を通って、回転ターゲット19上に置かれた半導
体基板に入射する。こうして、第1C図に示す回転イオン
注入が実現し、パターニングされた金属配線の側壁を含
む表面全面に不純物イオンが注入され、それによって、
金属配線の側壁を含む表面全面がアモルファス化され
る。
入を行なう方法について説明する。回転ターゲット19の
上に、パターニングされたAl配線が形成された半導体基
板（第1B図に示すもの）を置く。次いで、回転ターゲッ
ト19を、注入角度θが45°になるように傾け、矢印Ｂ方
向に回転させる。次いで、イオンビームを照射する。イ
オンビームはＹ偏向板16により垂直方向に引き伸ばさ
れ、さらにＸ偏向板17により水平方向に引き伸ばされ、
マスク18を通って、回転ターゲット19上に置かれた半導
体基板に入射する。こうして、第1C図に示す回転イオン
注入が実現し、パターニングされた金属配線の側壁を含
む表面全面に不純物イオンが注入され、それによって、
金属配線の側壁を含む表面全面がアモルファス化され
る。
次に、回転イオン注入の条件について説明する。
第３図は、回転イオン注入の条件を求めるために用いた
試料の断面図である。第３図を参照して、デバイスを含
む半導体基板21の上にシリコン酸化膜22が形成され、こ
のシリコン酸化膜22の上にスパッタ蒸着により形成され
たAlの密度が6.02×1022／cm3である、金属配線として
のAl膜23が形成されている。簡単のために、注入角度θ
は０°にしている。
試料の断面図である。第３図を参照して、デバイスを含
む半導体基板21の上にシリコン酸化膜22が形成され、こ
のシリコン酸化膜22の上にスパッタ蒸着により形成され
たAlの密度が6.02×1022／cm3である、金属配線として
のAl膜23が形成されている。簡単のために、注入角度θ
は０°にしている。
不純物濃度： 第４図は、Al膜23に対して、不純物（P+，As+）を種々
の濃度で注入した場合の、不純物濃度とヒロックの発生
密度との関係を示したものである。横軸にAs+，P+の不
純物濃度［N/cm3］を、縦軸にヒロックの発生密度［個
／cm3］をそれぞれ示している。本実験では、第３図に
示す構造のサンプルを300℃−25℃間でヒートサイクル
を繰返すことにより、Al膜23にヒロックを発生させ、そ
して、このヒロックの発生密度とAl膜中にイオン注入し
たAs+またはP+の不純物濃度との対応関係を調べた。第
４図に示すところによると、P+，As+はともによく似た
関係にあり、たとえば１×1019［N/cm3］の不純物濃度
では約3000［個／cm2］のヒロックが発生するが、不純
物濃度とともにヒロックの発生密度は減少している。そ
して、2.9×1020［N/cm2］の濃度以上に不純物をイオン
注入すると、もはやヒロックが発生しなくなる。したが
って、ヒロックの発生を抑えるには、Al膜23の密度が6.
02×1022／cm3であることから、このAl膜に対して0.5％
以上のAs+，P+などの不純物をイオン注入すればよいこ
とがわかった。また、As+，P+以外の不純物としてAl+，
Sb+をイオン注入したところ、同様の効果が得られるこ
ともわかった。なお、この場合、Al膜の抵抗率をほぼそ
のままに維持するためには、0.5％付近の不純物濃度に
抑えておくのが好ましい。
の濃度で注入した場合の、不純物濃度とヒロックの発生
密度との関係を示したものである。横軸にAs+，P+の不
純物濃度［N/cm3］を、縦軸にヒロックの発生密度［個
／cm3］をそれぞれ示している。本実験では、第３図に
示す構造のサンプルを300℃−25℃間でヒートサイクル
を繰返すことにより、Al膜23にヒロックを発生させ、そ
して、このヒロックの発生密度とAl膜中にイオン注入し
たAs+またはP+の不純物濃度との対応関係を調べた。第
４図に示すところによると、P+，As+はともによく似た
関係にあり、たとえば１×1019［N/cm3］の不純物濃度
では約3000［個／cm2］のヒロックが発生するが、不純
物濃度とともにヒロックの発生密度は減少している。そ
して、2.9×1020［N/cm2］の濃度以上に不純物をイオン
注入すると、もはやヒロックが発生しなくなる。したが
って、ヒロックの発生を抑えるには、Al膜23の密度が6.
02×1022／cm3であることから、このAl膜に対して0.5％
以上のAs+，P+などの不純物をイオン注入すればよいこ
とがわかった。また、As+，P+以外の不純物としてAl+，
Sb+をイオン注入したところ、同様の効果が得られるこ
ともわかった。なお、この場合、Al膜の抵抗率をほぼそ
のままに維持するためには、0.5％付近の不純物濃度に
抑えておくのが好ましい。
イオン注入の深さ： 第５図は、ヒロックの発生を防止するための適切なイオ
ン注入の深さを求めるために行なった実験の結果をまと
めたものであり、ヒロックの発生とイオン注入深さとの
関係を示した図である。サンプルとしては、第３図に示
す構造のものを用いた。注入角度は、簡単のために、０
°にした。そして、不純物注入量は４×1015／cm2に統
一した。
ン注入の深さを求めるために行なった実験の結果をまと
めたものであり、ヒロックの発生とイオン注入深さとの
関係を示した図である。サンプルとしては、第３図に示
す構造のものを用いた。注入角度は、簡単のために、０
°にした。そして、不純物注入量は４×1015／cm2に統
一した。
第５図において、横軸は不純物イオンを、縦軸はAl膜中
に注入されたイオンの投影飛程（Rp）をそれぞれ示し、
符号σは標準偏差の値を示している。
に注入されたイオンの投影飛程（Rp）をそれぞれ示し、
符号σは標準偏差の値を示している。
この実験では、第３図に示す構造のサンプルを300℃−2
5℃間でヒートサイクルを繰返すことによりAl膜23にヒ
ロックを発生させた。そして、このヒロックの発生密度
とAl膜中にイオン注入したAs+，P+などの不純物の深さ
（投影飛程）の対応を調べた。こうして、極めて有効に
ヒロックを防ぐ不純物深さを求めたのである。第５図に
示すところによると、P+，Ar+，As+はともによく似た関
係にあり、第５図の符号イで示す、ほぼ800〜2000Åの
深さにイオン注入するとヒロックの発生はなくなってい
た。P+の場合、Al膜23の表面から第５図の符号ロで示す
0.01μｍ程度の深さのイオン注入を行なったときにはヒ
ロックが発生していた。また、B+の場合、注入エネルギ
150KeV,注入量４×1015／cm2の条件でイオン注入を行な
うと、Al膜23の表面から、第５図の符号ハで示す、4500
Åの深さのところにB+が注入される。しかしながら、こ
の領域ではヒロックは発生した。このことから、ヒロッ
クの発生を防止するには、Al膜23の表面から、第５図の
符号イで示す、800〜2000Åの深さに不純物をイオン注
入することが好ましいということがわかった。
5℃間でヒートサイクルを繰返すことによりAl膜23にヒ
ロックを発生させた。そして、このヒロックの発生密度
とAl膜中にイオン注入したAs+，P+などの不純物の深さ
（投影飛程）の対応を調べた。こうして、極めて有効に
ヒロックを防ぐ不純物深さを求めたのである。第５図に
示すところによると、P+，Ar+，As+はともによく似た関
係にあり、第５図の符号イで示す、ほぼ800〜2000Åの
深さにイオン注入するとヒロックの発生はなくなってい
た。P+の場合、Al膜23の表面から第５図の符号ロで示す
0.01μｍ程度の深さのイオン注入を行なったときにはヒ
ロックが発生していた。また、B+の場合、注入エネルギ
150KeV,注入量４×1015／cm2の条件でイオン注入を行な
うと、Al膜23の表面から、第５図の符号ハで示す、4500
Åの深さのところにB+が注入される。しかしながら、こ
の領域ではヒロックは発生した。このことから、ヒロッ
クの発生を防止するには、Al膜23の表面から、第５図の
符号イで示す、800〜2000Åの深さに不純物をイオン注
入することが好ましいということがわかった。
また、As+，P+以外の不純物としてAr+，Sb+をイオン注
入したところ、同様の効果が得られることがわかった。
このとき、同一条件でH+をイオン注入すると、第５図の
符号ニで示すように、H+イオンはAl膜23をはるかに通過
してしまうが、この符号ニの領域ではヒロックは発生し
た。なお、上記実験結果は注入角度θが０°の場合のも
のであるが、注入角度θを変えても同様に適用できる。
但し、この場合、注入エネルギを多少増加させる必要が
ある。すなわち、注入角度θが０°の場合の適切な注入
エネルギがたとえば150KeVとすると、注入角度がθの場
合には、適切な注入エネルギは150×1/cosθKeVとな
る。
入したところ、同様の効果が得られることがわかった。
このとき、同一条件でH+をイオン注入すると、第５図の
符号ニで示すように、H+イオンはAl膜23をはるかに通過
してしまうが、この符号ニの領域ではヒロックは発生し
た。なお、上記実験結果は注入角度θが０°の場合のも
のであるが、注入角度θを変えても同様に適用できる。
但し、この場合、注入エネルギを多少増加させる必要が
ある。すなわち、注入角度θが０°の場合の適切な注入
エネルギがたとえば150KeVとすると、注入角度がθの場
合には、適切な注入エネルギは150×1/cosθKeVとな
る。
なお、上記実施例では、１層の金属配線のみに回転イオ
ン注入を行なった場合について説明したが、この発明は
これに限られるものでなく、２層,3層の金属配線にもこ
の発明を適用することができる。
ン注入を行なった場合について説明したが、この発明は
これに限られるものでなく、２層,3層の金属配線にもこ
の発明を適用することができる。
また、本明細書ではバイポーラICについて説明したが、
本発明は、金属配線を用いるすべての半導体装置に適用
可能である。
本発明は、金属配線を用いるすべての半導体装置に適用
可能である。
以上説明したところを以下にまとめる。
本発明に係る半導体装置は、デバイスを含む半導体基板
と、該半導体基板上に形成された金属配線とを備え、該
金属配線はパターニングされており、このパターニング
された金属配線の側壁を含む表面全面に不純物イオンが
回転イオン注入により注入されており、それによって上
記金属配線の側壁を含む表面全面がアモルファス化され
ている。
と、該半導体基板上に形成された金属配線とを備え、該
金属配線はパターニングされており、このパターニング
された金属配線の側壁を含む表面全面に不純物イオンが
回転イオン注入により注入されており、それによって上
記金属配線の側壁を含む表面全面がアモルファス化され
ている。
本発明で用い得る不純物イオンはAl+、Ar+、As+、P+お
よびSb+からなる群より選ばれたイオンが好ましい。
よびSb+からなる群より選ばれたイオンが好ましい。
また、上記不純物イオンは、金属配線の表面からほぼ80
0〜2000Åの範囲の深さにイオン注入されているのが好
ましい。
0〜2000Åの範囲の深さにイオン注入されているのが好
ましい。
さらに、不純物イオンは、金属配線に、該金属配線に対
して0.5％以上の濃度になるように、イオン注入されて
いるのが好ましい。
して0.5％以上の濃度になるように、イオン注入されて
いるのが好ましい。
金属配線にアルミニウムまたはアルミニウムを母材とす
る合金よりなるものを用いた場合に、不純物イオンをAl
+とすると、ヒロックを発生させないばかりか、電気伝
導度の変化しない良好な金属配線が得られる。
る合金よりなるものを用いた場合に、不純物イオンをAl
+とすると、ヒロックを発生させないばかりか、電気伝
導度の変化しない良好な金属配線が得られる。
また、本発明に係る半導体装置の製造方法は、デバイス
を含む半導体基板を準備する工程と、上記半導体基板の
上に金属配線を形成する工程と、上記金属配線をパター
ニングする工程と、上記パターニングされた金属配線の
側壁を含む表面全面に、回転イオン注入により、不純物
イオンを注入し、それによって、上記金属配線の表面を
アモルファス化する工程と、を備えている。
を含む半導体基板を準備する工程と、上記半導体基板の
上に金属配線を形成する工程と、上記金属配線をパター
ニングする工程と、上記パターニングされた金属配線の
側壁を含む表面全面に、回転イオン注入により、不純物
イオンを注入し、それによって、上記金属配線の表面を
アモルファス化する工程と、を備えている。
この方法において、不純物イオンは、上記金属配線の表
面からほぼ800〜2000Åの範囲の深さにイオン注入され
るのが好ましい。
面からほぼ800〜2000Åの範囲の深さにイオン注入され
るのが好ましい。
また、上記不純物イオンは、上記金属配線に、上記金属
配線に対して0.5％以上の濃度になるように、イオン注
入されるのが好ましい。
配線に対して0.5％以上の濃度になるように、イオン注
入されるのが好ましい。
また、不純物イオンは、Al+、Ar+、As+、P+およびSb+か
らなる群より選ばれたイオンであるのが好ましい。
らなる群より選ばれたイオンであるのが好ましい。
以上、具体的な実施例を挙げて、この発明の半導体装置
およびその製造方法について説明したが、本発明は、そ
の精神または主要な特徴から逸脱することなく、他の色
々な形で実施することができる。それゆえ、前述の実施
例はあらゆる点で単なる例示にすぎず、限定的に解釈し
てはならない。本発明の範囲は、特許請求の範囲によっ
て示すものであって、明細書本文には何ら拘束されな
い。さらに、特許請求の範囲の均等範囲に属する変形や
変更は、すべて本発明の範囲内のものである。
およびその製造方法について説明したが、本発明は、そ
の精神または主要な特徴から逸脱することなく、他の色
々な形で実施することができる。それゆえ、前述の実施
例はあらゆる点で単なる例示にすぎず、限定的に解釈し
てはならない。本発明の範囲は、特許請求の範囲によっ
て示すものであって、明細書本文には何ら拘束されな
い。さらに、特許請求の範囲の均等範囲に属する変形や
変更は、すべて本発明の範囲内のものである。
［発明の効果］ 以上説明したとおり、この発明の第１の局面に従う半導
体装置によれば、パターニングされた金属配線の側壁面
を含む表面中であって、その表面から800〜2000Åの深
さの部分に不純物イオンが注入されており、それによっ
て金属配線の側壁面を含む表面から800〜2000Åの深さ
までの部分がアモルファス化されているので、金属配線
の側壁部および上表面にストレスがかかったとしても、
そのストレスは全体に拡散される。その結果、金属配線
の上表面から上方向に延びるヒロックおよび側壁部から
横方向に延びるヒロックの発生は防止される。それゆえ
に、異層間における金属配線間ショートが防止され、か
つ同一層内における金属配線間ショートが防止される。
その結果、信頼性の高い半導体装置が得られるという効
果を奏する。
体装置によれば、パターニングされた金属配線の側壁面
を含む表面中であって、その表面から800〜2000Åの深
さの部分に不純物イオンが注入されており、それによっ
て金属配線の側壁面を含む表面から800〜2000Åの深さ
までの部分がアモルファス化されているので、金属配線
の側壁部および上表面にストレスがかかったとしても、
そのストレスは全体に拡散される。その結果、金属配線
の上表面から上方向に延びるヒロックおよび側壁部から
横方向に延びるヒロックの発生は防止される。それゆえ
に、異層間における金属配線間ショートが防止され、か
つ同一層内における金属配線間ショートが防止される。
その結果、信頼性の高い半導体装置が得られるという効
果を奏する。
また、この発明の第２の局面に従う半導体装置の製造方
法によれば、パターニングされた金属配線の側壁面を含
む表面であって、その表面から800〜2000Åの深さの部
分に、不純物イオンを注入するので、金属配線の側壁面
を含む表面から800〜2000Åの深さまでの部分がアモル
ファス化される。その結果、異層間および同一層内にお
ける金属配線間ショートが防止された、信頼性の高い半
導体装置を与えるという効果を奏する。
法によれば、パターニングされた金属配線の側壁面を含
む表面であって、その表面から800〜2000Åの深さの部
分に、不純物イオンを注入するので、金属配線の側壁面
を含む表面から800〜2000Åの深さまでの部分がアモル
ファス化される。その結果、異層間および同一層内にお
ける金属配線間ショートが防止された、信頼性の高い半
導体装置を与えるという効果を奏する。
第1A図、第1B図および第1C図は本発明に係る半導体装置
の製造工程の主要部を断面図で示したものである。 第２図は、本発明に使用される回転イオン注入装置の概
念図を示したものである。 第３図は、回転イオン注入の条件を求めるために採用さ
れたサンプルの構造を断面図で示したものである。 第４図は不純物濃度とヒロックの発生密度との関係図で
ある。 第５図は、ヒロックの発生とイオン注入深さとの関係を
示す図である。 第6A図〜第6H図は、従来の半導体装置の製造工程を断面
図で示したものである。 第7A図〜第7C図は、従来のヒロック発生防止の工程を示
した図である。 図において、12は半導体基板、15は上層Al配線、20は回
転イオン注入である。 なお、各図中同一符号は同一または相当部分を示す。
の製造工程の主要部を断面図で示したものである。 第２図は、本発明に使用される回転イオン注入装置の概
念図を示したものである。 第３図は、回転イオン注入の条件を求めるために採用さ
れたサンプルの構造を断面図で示したものである。 第４図は不純物濃度とヒロックの発生密度との関係図で
ある。 第５図は、ヒロックの発生とイオン注入深さとの関係を
示す図である。 第6A図〜第6H図は、従来の半導体装置の製造工程を断面
図で示したものである。 第7A図〜第7C図は、従来のヒロック発生防止の工程を示
した図である。 図において、12は半導体基板、15は上層Al配線、20は回
転イオン注入である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】デバイスを含む半導体基板と、 前記半導体基板の上に形成された金属配線と、を備え、 前記金属配線はパターニングされており、 パターニングされた前記金属配線の側壁面を含む表面中
であって、その表面から800〜2000Åの深さの部分に不
純物イオンが注入されており、それによって、前記金属
配線の側壁面を含む表面から800〜2000Åの深さまでの
部分がアモルファス化されている、半導体装置。 - 【請求項２】前記不純物イオンは、Al+，Ar+，As+，B+
およびSb+からなる群より選ばれたイオンである、特許
請求の範囲第１項記載の半導体装置。 - 【請求項３】前記不純物イオンは前記金属配線に対し0.
5％以上の濃度になるように注入されている、特許請求
の範囲第１項記載の半導体装置。 - 【請求項４】デバイスを含む半導体基板を準備する工程
と、 前記半導体基板の上に金属配線を形成する工程と、 前記金属配線をパターニングする工程と、 パターニングされた前記金属配線の側壁面を含む表面中
であって、その表面から800〜2000Åの深さの部分に、
不純物イオンを注入する工程と、 を備えた半導体装置の製造方法。 - 【請求項５】前記不純物イオンは、Al+，Ar+，As+，B+
およびSb+からなる群より選ばれたイオンである、特許
請求の範囲第４項に記載の半導体装置の製造方法。 - 【請求項６】前記不純物イオンは、前記金属配線に対
し、0.5％以上の濃度になるように、注入される、特許
請求の範囲第４項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268664A JPH07120655B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体装置およびその製造方法 |
| US07/380,429 US5040048A (en) | 1988-10-25 | 1989-07-17 | Metal interconnection layer having reduced hillock formation |
| US07/960,218 US5236866A (en) | 1988-10-25 | 1992-10-13 | Metal interconnection layer having reduced hillock formation in semi-conductor device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268664A JPH07120655B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114643A JPH02114643A (ja) | 1990-04-26 |
| JPH07120655B2 true JPH07120655B2 (ja) | 1995-12-20 |
Family
ID=17461688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268664A Expired - Lifetime JPH07120655B2 (ja) | 1988-10-25 | 1988-10-25 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5040048A (ja) |
| JP (1) | JPH07120655B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3783405T2 (de) * | 1986-08-19 | 1993-08-05 | Fujitsu Ltd | Halbleiteranordnung mit einer duennschicht-verdrahtung und verfahren zum herstellen derselben. |
| US5236866A (en) * | 1988-10-25 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | Metal interconnection layer having reduced hillock formation in semi-conductor device and manufacturing method therefor |
| US5175125A (en) * | 1991-04-03 | 1992-12-29 | Chartered Semiconductor Manufacturing Ltd. Pte | Method for making electrical contacts |
| US5406121A (en) * | 1992-07-31 | 1995-04-11 | Nec Corporation | Semiconductor device having improved interconnection wiring structure |
| US5382831A (en) * | 1992-12-14 | 1995-01-17 | Digital Equipment Corporation | Integrated circuit metal film interconnect having enhanced resistance to electromigration |
| US6110766A (en) * | 1997-09-29 | 2000-08-29 | Samsung Electronics Co., Ltd. | Methods of fabricating aluminum gates by implanting ions to form composite layers |
| US8822336B2 (en) | 2011-06-16 | 2014-09-02 | United Microelectronics Corp. | Through-silicon via forming method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158649A (en) * | 1979-05-30 | 1980-12-10 | Fujitsu Ltd | Manufacture of electrode wiring |
| JPS57183056A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
| JPS57183055A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
| JPS57183054A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
| JPS57183053A (en) * | 1981-05-06 | 1982-11-11 | Mitsubishi Electric Corp | Semiconductor device |
| JPS62291147A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 半導体装置 |
| JPH01173634A (ja) * | 1987-12-26 | 1989-07-10 | Sharp Corp | 半導体製造過程における配線電極へのイオン注入方法 |
-
1988
- 1988-10-25 JP JP63268664A patent/JPH07120655B2/ja not_active Expired - Lifetime
-
1989
- 1989-07-17 US US07/380,429 patent/US5040048A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5040048A (en) | 1991-08-13 |
| JPH02114643A (ja) | 1990-04-26 |
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