JPH07120701B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07120701B2 JPH07120701B2 JP61055886A JP5588686A JPH07120701B2 JP H07120701 B2 JPH07120701 B2 JP H07120701B2 JP 61055886 A JP61055886 A JP 61055886A JP 5588686 A JP5588686 A JP 5588686A JP H07120701 B2 JPH07120701 B2 JP H07120701B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は所謂選択酸化法により素子分離領域を形成する
様にした半導体装置の製造方法に関する。
様にした半導体装置の製造方法に関する。
本発明は、所謂選択酸化法により素子分離領域を形成す
る様にした半導体装置の製造方法において、半導体基板
上に第１の酸化シリコン膜を形成する工程と、この第１
の酸化シリコン膜の上に耐酸化マスクを形成する工程
と、この耐酸化マスクの上に膜厚が1000〜3000オングス
トロームの第２の酸化シリコン膜を形成する工程と、選
択酸化膜を形成すべき部分の面上の少なくとも耐酸化マ
スクおよび第２の酸化シリコン膜を除去する工程と、全
面に半導体層を形成する工程と、全面エッチングして、
耐酸化マスクおよび第２の酸化シリコン膜の側壁部にサ
イドウォール状の半導体層を形成する工程と、不純物と
なるイオンを注入してチャンネルストッパー領域を形成
する工程と、第２の酸化シリコン膜を除去する工程と、
選択酸化膜を形成する工程とを有するので、素子分離領
域の素子形成領域へのくい込み、所謂バーズビーク（bi
rd′s beak）を抑制し、半導体素子の高集積化を図るこ
とができる様にしたものである。
る様にした半導体装置の製造方法において、半導体基板
上に第１の酸化シリコン膜を形成する工程と、この第１
の酸化シリコン膜の上に耐酸化マスクを形成する工程
と、この耐酸化マスクの上に膜厚が1000〜3000オングス
トロームの第２の酸化シリコン膜を形成する工程と、選
択酸化膜を形成すべき部分の面上の少なくとも耐酸化マ
スクおよび第２の酸化シリコン膜を除去する工程と、全
面に半導体層を形成する工程と、全面エッチングして、
耐酸化マスクおよび第２の酸化シリコン膜の側壁部にサ
イドウォール状の半導体層を形成する工程と、不純物と
なるイオンを注入してチャンネルストッパー領域を形成
する工程と、第２の酸化シリコン膜を除去する工程と、
選択酸化膜を形成する工程とを有するので、素子分離領
域の素子形成領域へのくい込み、所謂バーズビーク（bi
rd′s beak）を抑制し、半導体素子の高集積化を図るこ
とができる様にしたものである。
従来、選択酸化法により素子分離領域を形成し、この素
子分離領域間に半導体素子を形成する様にした種々の半
導体集積回路装置が提案されている。
子分離領域間に半導体素子を形成する様にした種々の半
導体集積回路装置が提案されている。
第２図Ｉに示すものはその一例であり、本例では、Ｐ形
シリコン基板（１）に設けられた素子分離領域となる選
択酸化膜（２）（２）の間にｎ形イオンの拡散によって
形成されたソース領域（３）及びドレイン領域（４）と
ゲート酸化膜（５）を介して形成されたゲート電極
（６）とよりなるｎ−MOSトランジスタ７が形成されて
いる。尚、（８）及び（９）は夫々アルミニュウムより
なるソース電極及びドレイン電極を示し、（10）及び
（11）は夫々チャンネルストッパー領域を示し、（12）
は絶縁層を示す。
シリコン基板（１）に設けられた素子分離領域となる選
択酸化膜（２）（２）の間にｎ形イオンの拡散によって
形成されたソース領域（３）及びドレイン領域（４）と
ゲート酸化膜（５）を介して形成されたゲート電極
（６）とよりなるｎ−MOSトランジスタ７が形成されて
いる。尚、（８）及び（９）は夫々アルミニュウムより
なるソース電極及びドレイン電極を示し、（10）及び
（11）は夫々チャンネルストッパー領域を示し、（12）
は絶縁層を示す。
そこで次に第２図を参照して本例のｎ−MOSトランジス
タ（７）を形成する場合につき説明しよう。
タ（７）を形成する場合につき説明しよう。
先ず第２図Ａに示す様にＰ形シリコン基板（１）の表面
全体に熱酸化によりSiO2膜（13）を形成し、次いでこの
SiO2膜（13）上に化学的気相成長法（CVD）によりSi3N4
膜（14）を形成する。
全体に熱酸化によりSiO2膜（13）を形成し、次いでこの
SiO2膜（13）上に化学的気相成長法（CVD）によりSi3N4
膜（14）を形成する。
次に第２図Ｂに示す様に選択酸化膜（２）（２）を形成
すべき部分の面上のSi3N4膜（14）をリアクティブイオ
ンエッチング（RIE）により選択的に除去し、次いで残
ったSi3N4膜（14）をマスクとしてホウ素イオンの注入
を行い、寄生トランジスタ動作を防ぐためのチャンネル
ストッパー領域（10）（11）を形成する。
すべき部分の面上のSi3N4膜（14）をリアクティブイオ
ンエッチング（RIE）により選択的に除去し、次いで残
ったSi3N4膜（14）をマスクとしてホウ素イオンの注入
を行い、寄生トランジスタ動作を防ぐためのチャンネル
ストッパー領域（10）（11）を形成する。
次に第２図Ｃに示す様にSi3N4膜（14）をマスクにして
選択酸化を行い、素子分離領域となるSiO2膜による選択
酸化膜（２）（２）を形成し、次いで第２図Ｄに示す様
にSi3N4膜（14）とその下のSiO2膜（13）とを化学エッ
チングにより除去した後、第２図Ｅに示す様にゲート酸
化膜となるSiO2膜（５）を熱酸化で形成し、しきい値電
圧を制御するためのイオン注入を行い、更に第２図Ｅに
示すように多結晶シリコン膜（15）を形成し、次いでリ
ンイオンをドープして低抵抗化した後、エッチングを行
い第２図Ｆに示す様にゲート電極（６）を形成する。
選択酸化を行い、素子分離領域となるSiO2膜による選択
酸化膜（２）（２）を形成し、次いで第２図Ｄに示す様
にSi3N4膜（14）とその下のSiO2膜（13）とを化学エッ
チングにより除去した後、第２図Ｅに示す様にゲート酸
化膜となるSiO2膜（５）を熱酸化で形成し、しきい値電
圧を制御するためのイオン注入を行い、更に第２図Ｅに
示すように多結晶シリコン膜（15）を形成し、次いでリ
ンイオンをドープして低抵抗化した後、エッチングを行
い第２図Ｆに示す様にゲート電極（６）を形成する。
次に第２図Ｇに示す様に砒素イオン注入によりソース領
域（３）及びドレイン領域（４）を自己整合的に形成
し、次いで第２図Ｈに示す様に全面にSiO2膜（12）を形
成した後、ソース領域（８）及びドレイン領域（９）を
形成するための開口部（16）及び（17）を形成し、アル
ミニュウムによるソース電極（８）及びドレイン電極
（９）を形成することによって第２図Ｉに示す様なｎ−
MOSトランジスタ（７）をＰ形シリコン基板（１）上に
形成することができる。
域（３）及びドレイン領域（４）を自己整合的に形成
し、次いで第２図Ｈに示す様に全面にSiO2膜（12）を形
成した後、ソース領域（８）及びドレイン領域（９）を
形成するための開口部（16）及び（17）を形成し、アル
ミニュウムによるソース電極（８）及びドレイン電極
（９）を形成することによって第２図Ｉに示す様なｎ−
MOSトランジスタ（７）をＰ形シリコン基板（１）上に
形成することができる。
この様にシリコン基板（１）上に選択酸化膜（２）
（２）を形成し、この選択酸化膜（２）（２）間に目的
に応じた半導体素子を形成し、これを集積化することに
よって所望の半導体集積回路装置を得ることができる。
（２）を形成し、この選択酸化膜（２）（２）間に目的
に応じた半導体素子を形成し、これを集積化することに
よって所望の半導体集積回路装置を得ることができる。
しかしながら、斯る従来の半導体装置の製造方法におい
ては、選択酸化膜（２）（２を形成するにあたり、バー
ズビークと呼ばれる選択酸化膜（２）（２）の素子領域
へのくい込み部（18）が生ずるため、シリコン基板
（１）上において選択酸化膜（２）（２）の占める面積
が大きくなり、半導体素子の高集積化を妨げるという不
都合があった。
ては、選択酸化膜（２）（２を形成するにあたり、バー
ズビークと呼ばれる選択酸化膜（２）（２）の素子領域
へのくい込み部（18）が生ずるため、シリコン基板
（１）上において選択酸化膜（２）（２）の占める面積
が大きくなり、半導体素子の高集積化を妨げるという不
都合があった。
本発明は、斯る点に鑑み、バーズビークを抑制し、半導
体素子の高集積化を図ることができる様にした半導体装
置の製造方法を提供することを目的とする。
体素子の高集積化を図ることができる様にした半導体装
置の製造方法を提供することを目的とする。
本発明に依る半導体装置の製造方法は、第１図に示す様
に、半導体基板（１）上に第１の酸化シリコン膜（13）
を形成する工程と、この第１の酸化シリコン膜（13）の
上に耐酸化マスク（14）を形成する工程と、この耐酸化
マスク（14）の上に膜厚が1000〜3000オングストローム
の第２の酸化シリコン膜（20）を形成する工程と、選択
酸化膜（２）を形成すべき部分の面上の少なくとも耐酸
化マスク（14）および第２の酸化シリコン膜（20）を除
去する工程と、全面に半導体層（21）を形成する工程
と、全面エッチングして、耐酸化マスク（14）および第
２の酸化シリコン膜（20）の側壁部にサイドウォール状
の半導体層（19）を形成する工程と、不純物となるイオ
ンを注入してチャンネルストッパー領域（11）を形成す
る工程と、第２の酸化シリコン膜（20）を除去する工程
と、選択酸化膜（２）を形成する工程とを有するもので
ある。
に、半導体基板（１）上に第１の酸化シリコン膜（13）
を形成する工程と、この第１の酸化シリコン膜（13）の
上に耐酸化マスク（14）を形成する工程と、この耐酸化
マスク（14）の上に膜厚が1000〜3000オングストローム
の第２の酸化シリコン膜（20）を形成する工程と、選択
酸化膜（２）を形成すべき部分の面上の少なくとも耐酸
化マスク（14）および第２の酸化シリコン膜（20）を除
去する工程と、全面に半導体層（21）を形成する工程
と、全面エッチングして、耐酸化マスク（14）および第
２の酸化シリコン膜（20）の側壁部にサイドウォール状
の半導体層（19）を形成する工程と、不純物となるイオ
ンを注入してチャンネルストッパー領域（11）を形成す
る工程と、第２の酸化シリコン膜（20）を除去する工程
と、選択酸化膜（２）を形成する工程とを有するもので
ある。
斯る本発明に依れば、半導体基板（１）上に第１の酸化
シリコン膜（13）を形成する工程と、この第１の酸化シ
リコン膜（13）の上に耐酸化マスク（14）を形成する工
程と、この耐酸化マスク（14）の上に膜厚が1000〜3000
オングストロームの第２の酸化シリコン膜（20）を形成
する工程と、選択酸化膜（２）を形成すべき部分の面上
の少なくとも耐酸化マスク（14）および第２の酸化シリ
コン膜（20）を除去する工程と、全面に半導体層（21）
を形成する工程と、全面エッチングして、耐酸化マスク
（14）および第２の酸化シリコン膜（20）の側壁部にサ
イドウォール状の半導体層（19）を形成する工程と、不
純物となるイオンを注入してチャンネルストッパー領域
（11）を形成する工程と、第２の酸化シリコン膜（20）
を除去する工程と、選択酸化膜（２）を形成する工程と
を有するので、半導体層（19）が完全に酸化さされてか
ら選択酸化膜（２）（２）の素子領域へのくい込み、所
謂バーズビーグ（18）が形成されていることになり、バ
ーズビーグ（18）が抑制され、半導体基板（１）上の選
択酸化膜（２）（２）の占める面積を小さくし、半導体
素子領域を増すことができ、半導体素子を高集積化する
ことができる。
シリコン膜（13）を形成する工程と、この第１の酸化シ
リコン膜（13）の上に耐酸化マスク（14）を形成する工
程と、この耐酸化マスク（14）の上に膜厚が1000〜3000
オングストロームの第２の酸化シリコン膜（20）を形成
する工程と、選択酸化膜（２）を形成すべき部分の面上
の少なくとも耐酸化マスク（14）および第２の酸化シリ
コン膜（20）を除去する工程と、全面に半導体層（21）
を形成する工程と、全面エッチングして、耐酸化マスク
（14）および第２の酸化シリコン膜（20）の側壁部にサ
イドウォール状の半導体層（19）を形成する工程と、不
純物となるイオンを注入してチャンネルストッパー領域
（11）を形成する工程と、第２の酸化シリコン膜（20）
を除去する工程と、選択酸化膜（２）を形成する工程と
を有するので、半導体層（19）が完全に酸化さされてか
ら選択酸化膜（２）（２）の素子領域へのくい込み、所
謂バーズビーグ（18）が形成されていることになり、バ
ーズビーグ（18）が抑制され、半導体基板（１）上の選
択酸化膜（２）（２）の占める面積を小さくし、半導体
素子領域を増すことができ、半導体素子を高集積化する
ことができる。
以下、第１図を参照して本発明半導体装置の製造方法に
つき説明しよう。本例においても第２図従来例と同様に
Ｐ形シリコン基板（１）上にｎ−MOSトランジスタ（７
を形成する場合につき説明する。尚、この第１図におい
て第２図に対応する部分には同一符号を付し、その詳細
説明は省略する。
つき説明しよう。本例においても第２図従来例と同様に
Ｐ形シリコン基板（１）上にｎ−MOSトランジスタ（７
を形成する場合につき説明する。尚、この第１図におい
て第２図に対応する部分には同一符号を付し、その詳細
説明は省略する。
先ず第１図Ａに示す様にＰ形シリコン基板（１）の表面
全体に熱酸化によりSiO2膜（13）を形成し、次いでこの
SiO2膜（13）上にCVDによりSi3N4膜（14）を形成し、更
にこのSi3N4膜（14）上にCVDによりSiO2膜（20）を形成
する。この場合、SiO2膜（13）の膜厚については例え
ば、500Å、Si3N4膜（14）の膜厚については例えば1500
Å、SiO2膜（20）の膜厚については例えば1000〜3000Å
程度となる様にする。
全体に熱酸化によりSiO2膜（13）を形成し、次いでこの
SiO2膜（13）上にCVDによりSi3N4膜（14）を形成し、更
にこのSi3N4膜（14）上にCVDによりSiO2膜（20）を形成
する。この場合、SiO2膜（13）の膜厚については例え
ば、500Å、Si3N4膜（14）の膜厚については例えば1500
Å、SiO2膜（20）の膜厚については例えば1000〜3000Å
程度となる様にする。
次に第１図Ｂに示す様に選択酸化膜（２）（２）を形成
すべき部分の面上のSi3N4膜（14）及びSiO2膜（20）を
例えばCHF3を用いたRIEによりエッチングし選択的に除
去する。この場合、選択酸化膜（２）（２）を形成すべ
き部分の面上のSiO2（13）,Si3N4膜（14）及びSiO2膜
（20）をRIEにより除去し、次いで熱酸化により選択酸
化膜（２）（２）を形成する部分の面上に新たにSiO2膜
を形成する様にしてもよい。この場合のSiO2膜は150Å
程度に形成するのが好適である。
すべき部分の面上のSi3N4膜（14）及びSiO2膜（20）を
例えばCHF3を用いたRIEによりエッチングし選択的に除
去する。この場合、選択酸化膜（２）（２）を形成すべ
き部分の面上のSiO2（13）,Si3N4膜（14）及びSiO2膜
（20）をRIEにより除去し、次いで熱酸化により選択酸
化膜（２）（２）を形成する部分の面上に新たにSiO2膜
を形成する様にしてもよい。この場合のSiO2膜は150Å
程度に形成するのが好適である。
次に第１図Ｃに示す様にCVDにより全面にポリシリコン
層（21）を形成する。この場合、Si3N4膜（14）およびS
iO2膜（20）の側壁部におけるポリシリコン層（21a）は
他の部分のポリシリコン層（21b）よりも厚くすること
ができる。そこで次にCCl4等を用いたRIEで全面エッチ
ングし、第１図Ｄに示す様にSi3N4膜（14）及びSiO2膜
（20）の側壁部にサイドウォール状のポリシリコン層
（19）を形成する様にする。
層（21）を形成する。この場合、Si3N4膜（14）およびS
iO2膜（20）の側壁部におけるポリシリコン層（21a）は
他の部分のポリシリコン層（21b）よりも厚くすること
ができる。そこで次にCCl4等を用いたRIEで全面エッチ
ングし、第１図Ｄに示す様にSi3N4膜（14）及びSiO2膜
（20）の側壁部にサイドウォール状のポリシリコン層
（19）を形成する様にする。
次にホウ素イオンの注入を行い寄生トランジスタ動作を
防ぐためのチャンネルストッパー領域（10）（11）を形
成し、次いで第１図Ｅに示す様にSiO2膜（20）を例えば
フッ酸を用いたエッチングにより除去する。
防ぐためのチャンネルストッパー領域（10）（11）を形
成し、次いで第１図Ｅに示す様にSiO2膜（20）を例えば
フッ酸を用いたエッチングにより除去する。
次に第１図Ｆに示す様にSi3N4膜（14）及びポリシリコ
ン層（19）をマスクにして選択酸化を行い選択酸化膜
（２）（２）を形成する。この場合、ポリシリコン層
（19）の酸化が行われ、ポリシリコン層（19）が完全に
酸化膜に変わってからバーズビーク（18）が形成される
ことになるので、バーズビーグ（18）が抑制されること
になる。また第１図Ｃに示したポリシリコン層（21）の
膜厚は厚くするほどサイドウォールの幅が大きくなるの
で、厚くした方がバーズビーク（18）の抑制には都合が
良いが、余り厚くするとバーズヘッド（22）が大きくな
るという不都合があり、例えば3000Å程度にするのが好
適である。またSi3N4膜（14）を厚くするとサイドウォ
ール状のポリシリコン層（19）を残し易くなるが、この
様にすると基板（１）へのストレスが大きくなるという
不都合がある。本例においてはこの対策としてSi3N4膜
（14）上にSiO2膜（20）を形成し、サイドウォール状の
ポリシリコン層（19）を残し易くし、選択酸化時におい
てはこのSiO2膜（20）を除去し基板（１）へのストレス
を軽減する様にしている。
ン層（19）をマスクにして選択酸化を行い選択酸化膜
（２）（２）を形成する。この場合、ポリシリコン層
（19）の酸化が行われ、ポリシリコン層（19）が完全に
酸化膜に変わってからバーズビーク（18）が形成される
ことになるので、バーズビーグ（18）が抑制されること
になる。また第１図Ｃに示したポリシリコン層（21）の
膜厚は厚くするほどサイドウォールの幅が大きくなるの
で、厚くした方がバーズビーク（18）の抑制には都合が
良いが、余り厚くするとバーズヘッド（22）が大きくな
るという不都合があり、例えば3000Å程度にするのが好
適である。またSi3N4膜（14）を厚くするとサイドウォ
ール状のポリシリコン層（19）を残し易くなるが、この
様にすると基板（１）へのストレスが大きくなるという
不都合がある。本例においてはこの対策としてSi3N4膜
（14）上にSiO2膜（20）を形成し、サイドウォール状の
ポリシリコン層（19）を残し易くし、選択酸化時におい
てはこのSiO2膜（20）を除去し基板（１）へのストレス
を軽減する様にしている。
次に第１図Ｇ〜第１図Ｌに示す様に第２図Ｄ〜第２図Ｉ
に示すと同様の工程を施し、第１図Ｌに示す様なｎ−MO
Sトランジスタを得ることができる。
に示すと同様の工程を施し、第１図Ｌに示す様なｎ−MO
Sトランジスタを得ることができる。
この様に本実施例においては、選択酸化時のマスクとな
るSi3N4膜（14）の側壁部にサイドウォール状のポリシ
リコン層（19）を形成し、選択酸化時、このポリシリコ
ン層（19）の酸化が行われ、このポリシリコン層（19）
が完全に酸化膜に変わってからバーズビークが形成され
る様になされているので、バーズビーグ（18）を抑制す
ることができる。
るSi3N4膜（14）の側壁部にサイドウォール状のポリシ
リコン層（19）を形成し、選択酸化時、このポリシリコ
ン層（19）の酸化が行われ、このポリシリコン層（19）
が完全に酸化膜に変わってからバーズビークが形成され
る様になされているので、バーズビーグ（18）を抑制す
ることができる。
従って、本実施例に依れば、基板（１）上の選択酸化膜
（２）（２）の占める面積を小さくすることができ、半
導体素子形成領域を増すことができるので、ｎ−MOSト
ランジスタを高集積化した半導体装置を得ることができ
るという利益がある。
（２）（２）の占める面積を小さくすることができ、半
導体素子形成領域を増すことができるので、ｎ−MOSト
ランジスタを高集積化した半導体装置を得ることができ
るという利益がある。
尚、上述実施例においてはＰ形シリコン基板（１）にｎ
−MOSトランジスタ（７）を形成する場合につき述べた
が、この代わりにｎ形シリコン基板にｐ−MOSトランジ
スタを形成する場合、Ｐ形シリコン基板にｃ−MOSトラ
ジスタを形成する場合又はｎ形シリコン基板にｃ−MOS
トランジスタを形成する場合等に適用でき、これらの場
合にも上述同様の作用効果を得ることができることは勿
論である。
−MOSトランジスタ（７）を形成する場合につき述べた
が、この代わりにｎ形シリコン基板にｐ−MOSトランジ
スタを形成する場合、Ｐ形シリコン基板にｃ−MOSトラ
ジスタを形成する場合又はｎ形シリコン基板にｃ−MOS
トランジスタを形成する場合等に適用でき、これらの場
合にも上述同様の作用効果を得ることができることは勿
論である。
また本発明は上述実施例に限らず、本発明の要旨を逸脱
することなくその他種々の構成が取り得ることは勿論で
ある。
することなくその他種々の構成が取り得ることは勿論で
ある。
本発明に依れば、選択酸化膜のバーズビークを抑制し、
半導体基板上の選択酸化膜の占める面積を小さくするこ
とができるので、半導体素子領域を増すことができ、半
導体素子を高集積化した半導体装置を得ることができる
という利益がある。
半導体基板上の選択酸化膜の占める面積を小さくするこ
とができるので、半導体素子領域を増すことができ、半
導体素子を高集積化した半導体装置を得ることができる
という利益がある。
第１図は本発明半導体装置の製造方法の一実施例を示す
工程図、第２図は従来の半導体装置の製造方法の一例を
示す工程図である。 （１）はＰ形シリコン基板、（２）（２）は夫々選択酸
化膜、（３）はソース領域、（４）はドレイン領域、
（５）はゲート酸化膜、（６）はゲート電極、（７）は
ｎ−MOSトランジスタ、（13）はSiO2膜、（14）はSi3N4
膜、（20）はSiO2膜、（19）はサイドウォール状のポリ
シリコン層である。
工程図、第２図は従来の半導体装置の製造方法の一例を
示す工程図である。 （１）はＰ形シリコン基板、（２）（２）は夫々選択酸
化膜、（３）はソース領域、（４）はドレイン領域、
（５）はゲート酸化膜、（６）はゲート電極、（７）は
ｎ−MOSトランジスタ、（13）はSiO2膜、（14）はSi3N4
膜、（20）はSiO2膜、（19）はサイドウォール状のポリ
シリコン層である。
Claims (1)
- 【請求項１】半導体基板上に第１の酸化シリコン膜を形
成する工程と、 この第１の酸化シリコン膜の上に耐酸化マスクを形成す
る工程と、 この耐酸化マスクの上に膜厚が1000〜3000オングストロ
ームの第２の酸化シリコン膜を形成する工程と、 選択酸化膜を形成すべき部分の面上の少なくとも耐酸化
マスクおよび第２の酸化シリコン膜を除去する工程と、 全面に半導体層を形成する工程と、 全面エッチングして、耐酸化マスクおよび第２の酸化シ
リコン膜の側壁部にサイドウォール状の半導体層を形成
する工程と、 不純物となるイオンを注入してチャンネルストッパー領
域を形成する工程と、 第２の酸化シリコン膜を除去する工程と、 選択酸化膜を形成する工程とを 有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055886A JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055886A JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213143A JPS62213143A (ja) | 1987-09-19 |
| JPH07120701B2 true JPH07120701B2 (ja) | 1995-12-20 |
Family
ID=13011583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61055886A Expired - Fee Related JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026665A (en) * | 1990-12-24 | 1991-06-25 | Motorola Inc. | Semiconductor device electrode method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| JPS5922344A (ja) * | 1982-07-28 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-03-13 JP JP61055886A patent/JPH07120701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213143A (ja) | 1987-09-19 |
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| LAPS | Cancellation because of no payment of annual fees |