JPS62213143A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62213143A JPS62213143A JP5588686A JP5588686A JPS62213143A JP S62213143 A JPS62213143 A JP S62213143A JP 5588686 A JP5588686 A JP 5588686A JP 5588686 A JP5588686 A JP 5588686A JP S62213143 A JPS62213143 A JP S62213143A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- film
- semiconductor device
- oxidation
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は所謂選択酸化法により素子分離領域を形成する
様にした半導体装置の製造方法に関する。
様にした半導体装置の製造方法に関する。
本発明は、所謂選択酸化法により素子分離領域を形成す
る様にした半導体装置の製造方法において、半導体基板
上に耐酸化マスクを形成した後、この耐酸化マスクの側
壁部に半導体層を形成し、その後半導体基板を選択酸化
する様にしたことにより、素子分離領域の素子形成領域
へのくい込み、所謂バーズビーク（ｂｉｒｄ’ｓ ｂｅ
ａｋ ）を抑制し、半導体素子の晶集積化を図ることが
できる様にしたものである。
る様にした半導体装置の製造方法において、半導体基板
上に耐酸化マスクを形成した後、この耐酸化マスクの側
壁部に半導体層を形成し、その後半導体基板を選択酸化
する様にしたことにより、素子分離領域の素子形成領域
へのくい込み、所謂バーズビーク（ｂｉｒｄ’ｓ ｂｅ
ａｋ ）を抑制し、半導体素子の晶集積化を図ることが
できる様にしたものである。
従来、選択酸化法により素子分離領域を形成し、この素
子分離領域間に半導体素子を形成する様にした種々の半
導体集積回路装置が提案されている。
子分離領域間に半導体素子を形成する様にした種々の半
導体集積回路装置が提案されている。
第２図！にボすものはその一例であり、本例では、Ｐ形
シリコン基板（１）に設けられた素子分離領域となる選
択酸化ＩＱ （２） （２）の間にｎ形イオンの拡散に
よって形成されたソース領域（３）及びドレイン領域（
４）とゲート酸化膜（５）を介して形成されたゲート電
極（６）とよりなるｎ−ＭＯＳトランジスタ（７）が形
成されている。尚、（８）及び（９）は夫々アルミニュ
ウムよりなるソース電極及びドレイン電極をボし、（１
０）及び（１１）は夫々チャンネルストッパー領域を示
し、（１２）は絶縁層を示す。
シリコン基板（１）に設けられた素子分離領域となる選
択酸化ＩＱ （２） （２）の間にｎ形イオンの拡散に
よって形成されたソース領域（３）及びドレイン領域（
４）とゲート酸化膜（５）を介して形成されたゲート電
極（６）とよりなるｎ−ＭＯＳトランジスタ（７）が形
成されている。尚、（８）及び（９）は夫々アルミニュ
ウムよりなるソース電極及びドレイン電極をボし、（１
０）及び（１１）は夫々チャンネルストッパー領域を示
し、（１２）は絶縁層を示す。
そこで次に第２図を参照して本例のｎ−ＭＯＳトランジ
スタ（７）を形成する場合につき説明しよう。
スタ（７）を形成する場合につき説明しよう。
先ず第２図Ａに示す様にＰ形シリコン基板（１）の表向
全体に熱酸化により５ｉ（ｈ膜（１３）を形成し、次い
でこのＳｉＯ２膜（１３）上に化学的気相成長法（ＣＶ
Ｄ）によりＳｉ３Ｎ＋模（１４）を形成する。
全体に熱酸化により５ｉ（ｈ膜（１３）を形成し、次い
でこのＳｉＯ２膜（１３）上に化学的気相成長法（ＣＶ
Ｄ）によりＳｉ３Ｎ＋模（１４）を形成する。
次に第２図Ｂに示す様に選択酸化膜＋２） （２１を形
成すべき部分の面上のＳｉ３Ｎ＜ Ｉ＋’；ｌ （１４
）をリアクティブイオンエツチング（ＲＩ Ｅ）により
選択的に除去し、次いで残った５ｉｉＮ４膜％ （１４
）をマスクとしてホウ素イオンの注入を行い、寄生トラ
ンジスタ動作を防ぐためのチャンネルストッパー領１４
（１０）（１１）を形成する。
成すべき部分の面上のＳｉ３Ｎ＜ Ｉ＋’；ｌ （１４
）をリアクティブイオンエツチング（ＲＩ Ｅ）により
選択的に除去し、次いで残った５ｉｉＮ４膜％ （１４
）をマスクとしてホウ素イオンの注入を行い、寄生トラ
ンジスタ動作を防ぐためのチャンネルストッパー領１４
（１０）（１１）を形成する。
次に第２図Ｃにネオ様に５ｉ３Ｎ４１１Ｒ（１４）をマ
スクにして選択酸化を行い、素子分離領域となる５ｔ０
２股による選択酸化［９（２１（２１を形成し１、次い
で第２図りにボず様にＳｉ３Ｎ４膜（１４）とその下の
Ｓ ｉ（ｈ膜（１３）とを化学エツチングにより除去し
た後、第２図Ｅにボす様にゲート酸化膜となるＳ ｉ（
ｈ ＩＩＱ （５）を熱酸化で形成し、しきい値電圧を
制御するためのイオン注入を行い、更に第２図Ｅにボず
ように多結晶シリコン膜（１５）を形成し、次いでリン
イオンをドープして低抵抗化した後、エツチングを行い
第２図Ｆにボず様にゲート電極（６）を形成する。
スクにして選択酸化を行い、素子分離領域となる５ｔ０
２股による選択酸化［９（２１（２１を形成し１、次い
で第２図りにボず様にＳｉ３Ｎ４膜（１４）とその下の
Ｓ ｉ（ｈ膜（１３）とを化学エツチングにより除去し
た後、第２図Ｅにボす様にゲート酸化膜となるＳ ｉ（
ｈ ＩＩＱ （５）を熱酸化で形成し、しきい値電圧を
制御するためのイオン注入を行い、更に第２図Ｅにボず
ように多結晶シリコン膜（１５）を形成し、次いでリン
イオンをドープして低抵抗化した後、エツチングを行い
第２図Ｆにボず様にゲート電極（６）を形成する。
次に第２図Ｇにボす様に砒素イオン注入によりソース領
域（３）及びドレイン領域（４）を自己整合的に形成し
、次いで第２図Ｈに示す様に全面に５ｉ０２１１ｆ４（
１２）を形成した後、ソース領域（８）＆びドレイン領
域（９）を形成するための開口部（１６）及び（１７）
を形成し、アルミニュウムによるソース電極（８）及び
ドレイン電極（９）を形成することによって第２図■に
示す様なｎ−ＭＯＳトランジスタ（７）をＰ形シリコン
基板（１）上に形成することができる。
域（３）及びドレイン領域（４）を自己整合的に形成し
、次いで第２図Ｈに示す様に全面に５ｉ０２１１ｆ４（
１２）を形成した後、ソース領域（８）＆びドレイン領
域（９）を形成するための開口部（１６）及び（１７）
を形成し、アルミニュウムによるソース電極（８）及び
ドレイン電極（９）を形成することによって第２図■に
示す様なｎ−ＭＯＳトランジスタ（７）をＰ形シリコン
基板（１）上に形成することができる。
この様にシリコン基板（１）上に選択酸化膜（２１（２
１を形成し、この選択酸化膜（２）（２）間に目的に応
じた半導体素子を形成し、これを集積化することによっ
て所望の半導体集積回路装置を得ることができる。
１を形成し、この選択酸化膜（２）（２）間に目的に応
じた半導体素子を形成し、これを集積化することによっ
て所望の半導体集積回路装置を得ることができる。
しかしながら、斯る従来の半導体装置の製造方法におい
ては、選択酸化膜（２１（２１を形成するにあたり、バ
ーズビークと呼ばれる選択酸化膜＋２１ （２）の素子
領域へのくい込み部（１８）が生ずるため、シリコン基
板（１１上におい°ζ選択酸化ｎ￥（２１（２１の占め
る面積が大きくなり、半導体素子の高集積化を妨げると
いう不都合があった。
ては、選択酸化膜（２１（２１を形成するにあたり、バ
ーズビークと呼ばれる選択酸化膜＋２１ （２）の素子
領域へのくい込み部（１８）が生ずるため、シリコン基
板（１１上におい°ζ選択酸化ｎ￥（２１（２１の占め
る面積が大きくなり、半導体素子の高集積化を妨げると
いう不都合があった。
本発明は、斯る点に鑑み、バーズビークを抑制し、半導
体素子の高集積化を図ることができる様にした半導体装
置の製造方法を提供することを目的とする。
体素子の高集積化を図ることができる様にした半導体装
置の製造方法を提供することを目的とする。
本発明に依る半導体装置の製造方法は、第１図に示す様
に、半導体基板＋１）上に耐酸化マスク（１４）を形成
した後、この耐酸化マスク（１４）の側壁部に半導体層
（１９）を形成し、その後半導体基板（１）を選択酸化
する様にしたものである。
に、半導体基板＋１）上に耐酸化マスク（１４）を形成
した後、この耐酸化マスク（１４）の側壁部に半導体層
（１９）を形成し、その後半導体基板（１）を選択酸化
する様にしたものである。
斯る本発明に依れば、半導体基＆ （１１上に形成した
耐酸化マスク（１４）の側壁部に半導体Ｗ（１９）を形
成し、その半導体基板（１）を選択酸化する様にされて
いるので、半導体）＠（１９）が完全に酸化さされてか
ら選択酸化Ｑ９４ （２１（２１の素子領域へのくい込
み、所謂バーズビーク（１８）が形成されることになり
、バーズビーク（１８）が抑制され、半導体基板（１）
上の選択酸化１１Ｑ （２１（２１の占める面積を小さ
くし、半導体素子領域を増すことができ、半導体素子を
高集積化することができる。
耐酸化マスク（１４）の側壁部に半導体Ｗ（１９）を形
成し、その半導体基板（１）を選択酸化する様にされて
いるので、半導体）＠（１９）が完全に酸化さされてか
ら選択酸化Ｑ９４ （２１（２１の素子領域へのくい込
み、所謂バーズビーク（１８）が形成されることになり
、バーズビーク（１８）が抑制され、半導体基板（１）
上の選択酸化１１Ｑ （２１（２１の占める面積を小さ
くし、半導体素子領域を増すことができ、半導体素子を
高集積化することができる。
以Ｆ、第１図を参照して本発明半導体装置の製造方法に
つき説明しよう６本例においても第２図従来例と同様に
Ｐ形シリコン基板（１）上にｎ −ＭＯＳトランジスタ
（７）を形成する場合につき説明する。
つき説明しよう６本例においても第２図従来例と同様に
Ｐ形シリコン基板（１）上にｎ −ＭＯＳトランジスタ
（７）を形成する場合につき説明する。
尚、この第１図において第２図に対応する部分には同一
符号を付し、その詳細説明は省略する。
符号を付し、その詳細説明は省略する。
先ず第１図Ａにボず様にＰ形シリコン基板（１）の表面
全体に熱酸化により５ｉ０２膜（１３）を形成し、次い
でコ（７） Ｓ ｉ（ｈ 股（１３）上にＣｖＤにより
５ｉｉＮ４膜（１４）を形成し、更にこのＳｉ３Ｎ４股
（１４）上にＣＶＤによりＳ ３０２１Ｊ （２０）を
形成する。この場合、５ｉ０２膜（１３）の膜厚につい
ては例えば５００人、Ｓｉ３Ｎ４股（１４）の膜厚につ
いては例えば１５００人、Ｓ ｉ（ｈ膜（２０）の膜厚
については例えば１０００〜３０００人程度となる様に
形成。
全体に熱酸化により５ｉ０２膜（１３）を形成し、次い
でコ（７） Ｓ ｉ（ｈ 股（１３）上にＣｖＤにより
５ｉｉＮ４膜（１４）を形成し、更にこのＳｉ３Ｎ４股
（１４）上にＣＶＤによりＳ ３０２１Ｊ （２０）を
形成する。この場合、５ｉ０２膜（１３）の膜厚につい
ては例えば５００人、Ｓｉ３Ｎ４股（１４）の膜厚につ
いては例えば１５００人、Ｓ ｉ（ｈ膜（２０）の膜厚
については例えば１０００〜３０００人程度となる様に
形成。
次に第１図Ｂに示す様に選択酸化膜（２１（２＋を形成
すべき部分の面上の５ｉ（ｈ膜（１４）及びＳ ｉ０２
膜（２０）を例えばＣＨＦ ３を用いたＲＩＥによりエ
ツチングし選択的に除去する。この場合、選択酸化膜（
２）（２）を形成すべき部分の面上のＳ ｉ（ｈ模（１
３） 、 Ｓｉ３Ｎ４膜（１４）及びＳｉｇｈ膜（２０
）をＲＩＥにより除去し、次いで熱酸化により選択酸化
１６ （２１（２）を形成する部分の面上に新たに５ｉ
（ｈ膜を形成する様にしてもよい、この場合の５ｉＯＪ
＊は１５ＱＡ程度に形成するのが好適である。
すべき部分の面上の５ｉ（ｈ膜（１４）及びＳ ｉ０２
膜（２０）を例えばＣＨＦ ３を用いたＲＩＥによりエ
ツチングし選択的に除去する。この場合、選択酸化膜（
２）（２）を形成すべき部分の面上のＳ ｉ（ｈ模（１
３） 、 Ｓｉ３Ｎ４膜（１４）及びＳｉｇｈ膜（２０
）をＲＩＥにより除去し、次いで熱酸化により選択酸化
１６ （２１（２）を形成する部分の面上に新たに５ｉ
（ｈ膜を形成する様にしてもよい、この場合の５ｉＯＪ
＊は１５ＱＡ程度に形成するのが好適である。
次に第１図Ｃにンドず様にＣｖＤにより全面にポリシリ
コンＷ４ （２１）を形成する。この場合、５ｔ３Ｎ４
膜（１４）及びＳ ｉ（ｈ 股（２０）の側壁部におけ
るポリシリコンｊｔｉｆ（２１ａ）は他の部分のポリシ
リコン層（２１ｂ）よりも厚くすることができる。そこ
で次にＣＣＥ鴫等を用いたＲ Ｉ Ｆ、で全面エツチン
グし、第１図りに示す様にＳ ｉ３Ｎ ４膜（１４）及
び５１０２Ｍ！Ｊ（２０）の側壁部にサイドウオール状
のポリシリコン層（１９）を形成する様にする。
コンＷ４ （２１）を形成する。この場合、５ｔ３Ｎ４
膜（１４）及びＳ ｉ（ｈ 股（２０）の側壁部におけ
るポリシリコンｊｔｉｆ（２１ａ）は他の部分のポリシ
リコン層（２１ｂ）よりも厚くすることができる。そこ
で次にＣＣＥ鴫等を用いたＲ Ｉ Ｆ、で全面エツチン
グし、第１図りに示す様にＳ ｉ３Ｎ ４膜（１４）及
び５１０２Ｍ！Ｊ（２０）の側壁部にサイドウオール状
のポリシリコン層（１９）を形成する様にする。
次にホウ素イオンの注入を行い寄生トランジスタ動作を
防ぐためのチャンネルストッパー領域（１０） 、（
１１）を形成し、次いで第１図已に不ず様に５ｔ（ｈｌ
Ｑ （２０）を例えばフッ酸を用いたエツチングにより
除去する。
防ぐためのチャンネルストッパー領域（１０） 、（
１１）を形成し、次いで第１図已に不ず様に５ｔ（ｈｌ
Ｑ （２０）を例えばフッ酸を用いたエツチングにより
除去する。
次に第１図Ｆに示す様に５ｉａＮ４股（１４）及びポリ
シリコンＪｔｉｆ（１９）をマスクにして選択酸化を行
い選択酸化１９ｉ （２１（２１を形成する。この場合
、ボリシＩ） ニア ンｌ−（１９）の酸化が行われ、
ポリシリコン４・（１９）が完全に酸化膜に変ねっ′ζ
からバーズビーク（Ｌ８）が形成されることになるので
、バーズビーク（Ｉ８）が抑制されることになる。また
第１図Ｃに示したポリシリコン層（２１）の膜厚は厚く
するほどサイドウオールの幅が大きくなるので、１７く
した方がバーズビーク（１８）の抑制には都合が良いが
、余り厚くするとバーズヘッド（２２）が大きくなると
いう不都合があり、例えば３０００人程度形成るのが好
適である。またＳｉ３Ｎ＋ ｎ＊ （１４）を厚くする
とサイドウオール状のポリシリコンＩｆｉ（１９）を残
し易くなるが、この様にすると基板（１）へのストレス
が大きくなるという不都合がある。本例においてはこの
対策として５ｉ３Ｎ４ＢＱ （１４）上にＳ １０２ｆ
ｆｆｆ（２０）を形成し、サイドウオール状のポリシリ
コン層（Ｉ９）を残し易くし、選択酸化時においてはこ
の５ｉ（ｈ股（２０）を除去し基数（１１へのストレス
を軽減する様にしている。
シリコンＪｔｉｆ（１９）をマスクにして選択酸化を行
い選択酸化１９ｉ （２１（２１を形成する。この場合
、ボリシＩ） ニア ンｌ−（１９）の酸化が行われ、
ポリシリコン４・（１９）が完全に酸化膜に変ねっ′ζ
からバーズビーク（Ｌ８）が形成されることになるので
、バーズビーク（Ｉ８）が抑制されることになる。また
第１図Ｃに示したポリシリコン層（２１）の膜厚は厚く
するほどサイドウオールの幅が大きくなるので、１７く
した方がバーズビーク（１８）の抑制には都合が良いが
、余り厚くするとバーズヘッド（２２）が大きくなると
いう不都合があり、例えば３０００人程度形成るのが好
適である。またＳｉ３Ｎ＋ ｎ＊ （１４）を厚くする
とサイドウオール状のポリシリコンＩｆｉ（１９）を残
し易くなるが、この様にすると基板（１）へのストレス
が大きくなるという不都合がある。本例においてはこの
対策として５ｉ３Ｎ４ＢＱ （１４）上にＳ １０２ｆ
ｆｆｆ（２０）を形成し、サイドウオール状のポリシリ
コン層（Ｉ９）を残し易くし、選択酸化時においてはこ
の５ｉ（ｈ股（２０）を除去し基数（１１へのストレス
を軽減する様にしている。
次に第１図Ｇ−第１図りにネオ様に第２図Ｄ〜第２図工
に示すと同様の工程を施し、第１図りに示ず様なｎ−Ｍ
ＯＳ）ランジスタを得ることができる。
に示すと同様の工程を施し、第１図りに示ず様なｎ−Ｍ
ＯＳ）ランジスタを得ることができる。
この様に本実施例におい′ζは、選択酸化時のマスクと
なる５ｔ３Ｎ４ＩＱ （１４）の側壁部にサイドウオー
ル状のポリシリコンｒＦＪ（１９）を形成し、選択酸化
時、このポリシリコンｍ（１９）の酸化が行われ、この
ポリシリコン層（１９）が完全に酸化膜に変わってから
バーズビークが形成される様になされているので、バー
ズビーク（１８）を抑制することができる。
なる５ｔ３Ｎ４ＩＱ （１４）の側壁部にサイドウオー
ル状のポリシリコンｒＦＪ（１９）を形成し、選択酸化
時、このポリシリコンｍ（１９）の酸化が行われ、この
ポリシリコン層（１９）が完全に酸化膜に変わってから
バーズビークが形成される様になされているので、バー
ズビーク（１８）を抑制することができる。
従って、本実施例に依れば、基数（１）上の選択酸化膜
（２） （２）の占める面積を小さくすることができ、
半導体素子形成ｆ！ｉＪ＠を増すことができるので、ｎ
−ＭＯＳ）ランジスタを高築積化した半導体装置を得る
ことができるという利益がある。
（２） （２）の占める面積を小さくすることができ、
半導体素子形成ｆ！ｉＪ＠を増すことができるので、ｎ
−ＭＯＳ）ランジスタを高築積化した半導体装置を得る
ことができるという利益がある。
而、上述実施例においてはＰ形シリコン基数（１１ニｎ
−ＭＯＳ ） ラフ’；スタ（７１を形成する場合につ
き述べたが、この代わりにｎ形シリコン基板にｐ −Ｍ
ＯＳ ）ランジスタを形成する場合、Ｐ形シリコン基板
にｃ−ＭＯＳトランジスタを形成する場合又はｎ形シリ
コン基板にｃ−ＭＯＳＩ−ランジスタを形成する場合等
に通用でき、これらの場合にも上述同様の作用効果を得
ることができることは勿論である。
−ＭＯＳ ） ラフ’；スタ（７１を形成する場合につ
き述べたが、この代わりにｎ形シリコン基板にｐ −Ｍ
ＯＳ ）ランジスタを形成する場合、Ｐ形シリコン基板
にｃ−ＭＯＳトランジスタを形成する場合又はｎ形シリ
コン基板にｃ−ＭＯＳＩ−ランジスタを形成する場合等
に通用でき、これらの場合にも上述同様の作用効果を得
ることができることは勿論である。
また本発明は上述実施例に限らず、本発明の要旨を逸説
することなくその他種々の構成が取り得ることは勿論で
ある。
することなくその他種々の構成が取り得ることは勿論で
ある。
本発明に依れば、選択酸化膜のバーズビークを抑制し、
半導体基数上の選択酸化膜の占める面積を小さくするこ
とができるので、半導体素子領域を増すことができ、半
導体素子を高集積化した半導体装置を得ることができる
という利益がある。
半導体基数上の選択酸化膜の占める面積を小さくするこ
とができるので、半導体素子領域を増すことができ、半
導体素子を高集積化した半導体装置を得ることができる
という利益がある。
第１図は本発明半導体装置の製造方法の一実施例を示す
工程図、第２図は従来の半導体装置の製造方法の一例を
示す工程図である。 ＋１１はＰ形シリコン基板、（２） （２）は夫々選択
酸化膜、（３）はソースＮ４域、（４）はドレイン領域
、（５）はゲート酸化膜、（６）はゲート電極、（刀は
ｎ−？ＩＯＳトランジスタ、（１３） ハ５ｉ（ｋ膜、
（１４） ハＳｉｉＮ４ｍａｔ、（２０）はｓ １０２
１５１、（１９）はサイドウオール状のポリシリコン層
である。
工程図、第２図は従来の半導体装置の製造方法の一例を
示す工程図である。 ＋１１はＰ形シリコン基板、（２） （２）は夫々選択
酸化膜、（３）はソースＮ４域、（４）はドレイン領域
、（５）はゲート酸化膜、（６）はゲート電極、（刀は
ｎ−？ＩＯＳトランジスタ、（１３） ハ５ｉ（ｋ膜、
（１４） ハＳｉｉＮ４ｍａｔ、（２０）はｓ １０２
１５１、（１９）はサイドウオール状のポリシリコン層
である。
Claims (1)
- 半導体基板上に耐酸化マスクを形成した後、該耐酸化マ
スクの側壁部に半導体層を形成し、その後上記半導体基
板を選択酸化する様にしたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055886A JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055886A JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213143A true JPS62213143A (ja) | 1987-09-19 |
| JPH07120701B2 JPH07120701B2 (ja) | 1995-12-20 |
Family
ID=13011583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61055886A Expired - Fee Related JPH07120701B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120701B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026665A (en) * | 1990-12-24 | 1991-06-25 | Motorola Inc. | Semiconductor device electrode method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| JPS5922344A (ja) * | 1982-07-28 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-03-13 JP JP61055886A patent/JPH07120701B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| JPS5922344A (ja) * | 1982-07-28 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5026665A (en) * | 1990-12-24 | 1991-06-25 | Motorola Inc. | Semiconductor device electrode method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120701B2 (ja) | 1995-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63314844A (ja) | 半導体装置の製造方法 | |
| JPH0799313A (ja) | 半導体デバイスを分離する方法およびメモリー集積回路アレイ | |
| JPH02222161A (ja) | 半導体装置の製造方法 | |
| JPS59217364A (ja) | 半導体装置の製法 | |
| JP2689004B2 (ja) | 半導体装置 | |
| JPH06163677A (ja) | 半導体装置の製造方法 | |
| JP2005286141A (ja) | 半導体装置の製造方法 | |
| JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
| JPH0864810A (ja) | 縦型ｍｏｓ ｆｅｔの製造方法 | |
| US5830796A (en) | Method of manufacturing a semiconductor device using trench isolation | |
| US5541136A (en) | Method of forming a field oxide film in a semiconductor device | |
| JPS6322065B2 (ja) | ||
| KR0125312B1 (ko) | 반도체 소자의 필드산화막 형성방법 | |
| JPS6025247A (ja) | 半導体装置の製造方法 | |
| JPS6117143B2 (ja) | ||
| JPH0590396A (ja) | 半導体装置及びその製造方法 | |
| JPH0521589A (ja) | 半導体装置の製造方法 | |
| JPH08316303A (ja) | 半導体装置およびその製造方法 | |
| JPS594046A (ja) | 半導体装置及びその製造方法 | |
| JPS6197847A (ja) | 半導体素子間分離領域の形成法 | |
| JPH0529310A (ja) | 半導体装置の製造方法 | |
| JPH02232948A (ja) | 半導体装置の製造方法 | |
| JPH0982700A (ja) | 半導体装置の製造方法 | |
| JPH0514430B2 (ja) | ||
| JPH07120701B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |