JPH07120761B2 - 受光素子内蔵型半導体集積回路 - Google Patents
受光素子内蔵型半導体集積回路Info
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- JPH07120761B2 JPH07120761B2 JP62165673A JP16567387A JPH07120761B2 JP H07120761 B2 JPH07120761 B2 JP H07120761B2 JP 62165673 A JP62165673 A JP 62165673A JP 16567387 A JP16567387 A JP 16567387A JP H07120761 B2 JPH07120761 B2 JP H07120761B2
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Landscapes
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- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は受光素子内蔵型半導体集積回路に関し、特に光
信号を電気信号に変換する受光素子及び受光素子に発生
した電気信号をインピーダンス変換し、信号増幅する電
子回路の両者を同一チップに集積化したものであって、
発光素子と光学的に組み合わせることにより実現される
ホトカプラに用いられる受光素子内蔵型半導体集積回路
に関する。
信号を電気信号に変換する受光素子及び受光素子に発生
した電気信号をインピーダンス変換し、信号増幅する電
子回路の両者を同一チップに集積化したものであって、
発光素子と光学的に組み合わせることにより実現される
ホトカプラに用いられる受光素子内蔵型半導体集積回路
に関する。
従来、この種のホトカプラの受光側には第３図に示す断
面構造による受光素子内蔵型半導体集積回路が用いられ
ていた。すなわち高い同相雑音信号除去比（CMRR）を有
するホトカプラを実現するためＰ型半導体層35、Ｎ型エ
ピタキシャル層32−１からなる受光素子表面上を透光性
及び導電性を有する酸化インジウム膜46のような物質に
て覆い、さらに当物質を接地することにより、ホトカプ
ラの入出力間にシールドを施すというものである。（こ
のような従来例は例えば特開昭50−92691号公報に光結
合アイソレータ（出願人横河ヒューレット・パッカード
株式会社）として記載されている。） 〔発明が解決しようとする問題点〕 上述した従来の高CMRRホトカプラ用の受光素子内蔵型半
導体集積回路については次のような欠点がある。高CMRR
ホトカプラの入出力間をシールドする物質として代表的
なものに酸化インジウムがある。第３図の於いて酸化イ
ンジウム膜46は絶縁膜45上に蒸着した後、所望のパター
ンにエッチングする。そして、酸化インジウム膜46を基
準電位源端子41に接続することにより入力側の発光素子
部に対する入出力間容量CIOをシールドしている。
面構造による受光素子内蔵型半導体集積回路が用いられ
ていた。すなわち高い同相雑音信号除去比（CMRR）を有
するホトカプラを実現するためＰ型半導体層35、Ｎ型エ
ピタキシャル層32−１からなる受光素子表面上を透光性
及び導電性を有する酸化インジウム膜46のような物質に
て覆い、さらに当物質を接地することにより、ホトカプ
ラの入出力間にシールドを施すというものである。（こ
のような従来例は例えば特開昭50−92691号公報に光結
合アイソレータ（出願人横河ヒューレット・パッカード
株式会社）として記載されている。） 〔発明が解決しようとする問題点〕 上述した従来の高CMRRホトカプラ用の受光素子内蔵型半
導体集積回路については次のような欠点がある。高CMRR
ホトカプラの入出力間をシールドする物質として代表的
なものに酸化インジウムがある。第３図の於いて酸化イ
ンジウム膜46は絶縁膜45上に蒸着した後、所望のパター
ンにエッチングする。そして、酸化インジウム膜46を基
準電位源端子41に接続することにより入力側の発光素子
部に対する入出力間容量CIOをシールドしている。
ところが酸化インジウムは資材が高価である。その上エ
ッチングの際に塩酸を用いるなど特殊な面があるため、
この部分を形成する製造プロセスは一般のバイポーラ集
積回路の製造プロセスと共有できない。よって従来例で
は以上２つの理由によりペレット単価の上昇を引き起こ
すため、最終製品である高CMRRホトカプラはシールドを
施さないものに比べ市場価格が一桁程高くなってしま
う。
ッチングの際に塩酸を用いるなど特殊な面があるため、
この部分を形成する製造プロセスは一般のバイポーラ集
積回路の製造プロセスと共有できない。よって従来例で
は以上２つの理由によりペレット単価の上昇を引き起こ
すため、最終製品である高CMRRホトカプラはシールドを
施さないものに比べ市場価格が一桁程高くなってしま
う。
本発明の受光素子内蔵型半導体集積回路は、半導体基板
に表面を除く周囲をＰ型半導体領域で囲まれて設けられ
たＮ型半導体領域、前記Ｎ型半導体領域内に設けられた
Ｐ型半導体層及び前記Ｐ型半導体層と前記Ｐ型半導体領
域を接続する電極配線とを有してなるPN接合ホトダイオ
ードと、前記Ｐ型半導体領域及び前記Ｐ型半導体層に基
準電位を印加する手段と、前記PN接合ホトダイオードの
出力信号を増幅するバイポーラトランジスタからなる電
子回路とを含む構成を有している。
に表面を除く周囲をＰ型半導体領域で囲まれて設けられ
たＮ型半導体領域、前記Ｎ型半導体領域内に設けられた
Ｐ型半導体層及び前記Ｐ型半導体層と前記Ｐ型半導体領
域を接続する電極配線とを有してなるPN接合ホトダイオ
ードと、前記Ｐ型半導体領域及び前記Ｐ型半導体層に基
準電位を印加する手段と、前記PN接合ホトダイオードの
出力信号を増幅するバイポーラトランジスタからなる電
子回路とを含む構成を有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の主要部を示す半導体チ
ップの断面図である。
ップの断面図である。
この実施例は、シリコンからなるＰ型半導体下地板１に
Ｎ型上エピタキシャル層２−1,2−2,…を堆積した半導
体基板に表面を除く周囲をＰ型半導体領域（Ｐ型絶縁分
離領域３−1,3−２及びＰ型半導体下地板１）で囲まれ
たＮ型半導体領域（Ｎ型エピタキシャル層２−１）、Ｎ
型エピタキシャル層２−１内に設けられたＰ型半導体層
５及びＰ型半導体層５と前述のＰ型半導体領域を接続す
る電極配線９とを有してなるPN接合ホトダイオードと、
このPN接合ホトダイオードの出力信号を増幅するバイポ
ーラトランジスタ（N+型エミッタ層６、Ｐ型ベース層６
及びＮ型エピタキシャル層２−２からなるコレクタ領域
を有している。）を含む電子回路とを有している。
Ｎ型上エピタキシャル層２−1,2−2,…を堆積した半導
体基板に表面を除く周囲をＰ型半導体領域（Ｐ型絶縁分
離領域３−1,3−２及びＰ型半導体下地板１）で囲まれ
たＮ型半導体領域（Ｎ型エピタキシャル層２−１）、Ｎ
型エピタキシャル層２−１内に設けられたＰ型半導体層
５及びＰ型半導体層５と前述のＰ型半導体領域を接続す
る電極配線９とを有してなるPN接合ホトダイオードと、
このPN接合ホトダイオードの出力信号を増幅するバイポ
ーラトランジスタ（N+型エミッタ層６、Ｐ型ベース層６
及びＮ型エピタキシャル層２−２からなるコレクタ領域
を有している。）を含む電子回路とを有している。
このＰ型半導体層５はＰ型ベース層４と同一プロセスで
形成できる。PN接合ホトダイオードはＮ型エピタキシャ
ル層２−１をカソード領域、Ｐ型半導体層５、Ｐ型絶縁
分離領域３−２及びＰ型半導体下地板１をアノードとし
て有しており、このアノードを接地端子等の基準電位源
端子に接続することによりシールドされる。つまり、Ｐ
型半導体層５はホトカプラの入力側と出力側の回路中最
も電磁波誘導に敏感な部分に位置して入出力間を有効に
シールドするわけである。なお、この実施例においてPN
接合は全てホトダイオードとして機能しうるが、受光素
子として使用しない部分はアルミニウム等の遮光膜（図
示しない）で覆っておけばよい。つまり、図示のものに
更に透明な絶縁膜、例えばSiO2膜をCVD法でつけ、その
上に選択的にアルミニウムを50〜100nm厚さに披着すれ
ばよいのである。そうして、この遮光膜を基準電位源端
子に接続してもよく、そうするとシールド効果は万全と
なる。
形成できる。PN接合ホトダイオードはＮ型エピタキシャ
ル層２−１をカソード領域、Ｐ型半導体層５、Ｐ型絶縁
分離領域３−２及びＰ型半導体下地板１をアノードとし
て有しており、このアノードを接地端子等の基準電位源
端子に接続することによりシールドされる。つまり、Ｐ
型半導体層５はホトカプラの入力側と出力側の回路中最
も電磁波誘導に敏感な部分に位置して入出力間を有効に
シールドするわけである。なお、この実施例においてPN
接合は全てホトダイオードとして機能しうるが、受光素
子として使用しない部分はアルミニウム等の遮光膜（図
示しない）で覆っておけばよい。つまり、図示のものに
更に透明な絶縁膜、例えばSiO2膜をCVD法でつけ、その
上に選択的にアルミニウムを50〜100nm厚さに披着すれ
ばよいのである。そうして、この遮光膜を基準電位源端
子に接続してもよく、そうするとシールド効果は万全と
なる。
このようなPN接合ホトダイオードは、アノード領域が周
囲に設けられているので光電変換効率が非常によい利点
がある。なお、PN接合の面積が大きくなることによる容
量増加分は受光素子のサイズを小さくすることで対処で
きる。又、Ｎ型エピタキシャル層２の厚み、比抵抗及び
Ｐ型ベース層４の深さは入斜光の中心波長と、NPNトラ
ンジスタの応答特性の両者を天秤にかけることにより決
定される。
囲に設けられているので光電変換効率が非常によい利点
がある。なお、PN接合の面積が大きくなることによる容
量増加分は受光素子のサイズを小さくすることで対処で
きる。又、Ｎ型エピタキシャル層２の厚み、比抵抗及び
Ｐ型ベース層４の深さは入斜光の中心波長と、NPNトラ
ンジスタの応答特性の両者を天秤にかけることにより決
定される。
この実施例でＰ型半導体層５とＰ型絶縁分離領域３−２
を直接連結させてもよい。
を直接連結させてもよい。
第２図は本発明の第２の実施例と主要部を示す半導体チ
ップの縦断面図である。N+型埋込層11−２はNPNトラン
ジスタのコレクタ直列抵抗を下げ、N+型埋込層11−１は
PN接合ホトダイオードとＰ型半導体下地板１を電気的に
分離する。又、P+型埋込層12−２はＮ型エピタキシャル
層２−１との間にできるPN接合によりPN接合ホトダイオ
ードを形成するが、そのアノード領域は、Ｐ型絶縁分離
領域３′−4,3′−５をP+型埋込層12−２にぶつかるよ
うに拡散形成することにより直列抵抗を著しく下げるこ
とができる。以上述べた要素はPN接合ホトダイオードと
NPNトランジスタの周波数特性及び雑音特性を改善する
ものであり、この実施例は低雑音であり尚且つ高速動作
が可能となる利点がある。
ップの縦断面図である。N+型埋込層11−２はNPNトラン
ジスタのコレクタ直列抵抗を下げ、N+型埋込層11−１は
PN接合ホトダイオードとＰ型半導体下地板１を電気的に
分離する。又、P+型埋込層12−２はＮ型エピタキシャル
層２−１との間にできるPN接合によりPN接合ホトダイオ
ードを形成するが、そのアノード領域は、Ｐ型絶縁分離
領域３′−4,3′−５をP+型埋込層12−２にぶつかるよ
うに拡散形成することにより直列抵抗を著しく下げるこ
とができる。以上述べた要素はPN接合ホトダイオードと
NPNトランジスタの周波数特性及び雑音特性を改善する
ものであり、この実施例は低雑音であり尚且つ高速動作
が可能となる利点がある。
以上説明したように本発明は、Ｐ型半導体領域で囲まれ
たＮ型半導体領域にＰ型半導体層を設けて、Ｐ型半導体
領域に接続し基準電位を与えることにより、光電変換効
率の高い受光素子をシールドすることができるので、普
通のバイポーラ集積回路の製造プロセスを用いて実現可
能であるから、受光素子内蔵型半導体集積回路の高品質
化及び低価格化をもたらすことができる効果がある。
たＮ型半導体領域にＰ型半導体層を設けて、Ｐ型半導体
領域に接続し基準電位を与えることにより、光電変換効
率の高い受光素子をシールドすることができるので、普
通のバイポーラ集積回路の製造プロセスを用いて実現可
能であるから、受光素子内蔵型半導体集積回路の高品質
化及び低価格化をもたらすことができる効果がある。
第１図、第２図及び第３図はそれぞれ本発明の第１の実
施例、第２の実施例及び従来例の主要部を示す半導体チ
ップの断面図である。 1,31……Ｐ型半導体下地板、２−1,2−2,32−1,32−２
……Ｎ型エピタキシャル層、３−１〜３−３、３′−１
〜３′−３、33−１〜33〜２……Ｐ型絶縁分離領域、4,
34……N+型エミッタ層、5,35……Ｐ型半導体層、6,36…
…Ｐ型ベース層、7,37……N+型コレクタコンタクト層、
8,38……N+型カソードコンタクト層、９……電極配線、
10,39……カソード電極、11−1,11−２……N+型埋込
層、12−１〜12−４……P+型埋込層、40……アノード電
極、41……基準電位源端子、42……コレクタ電極、43…
…ベース電極、44……エミッタ電極、45……絶縁膜、46
……酸化インジウム膜。
施例、第２の実施例及び従来例の主要部を示す半導体チ
ップの断面図である。 1,31……Ｐ型半導体下地板、２−1,2−2,32−1,32−２
……Ｎ型エピタキシャル層、３−１〜３−３、３′−１
〜３′−３、33−１〜33〜２……Ｐ型絶縁分離領域、4,
34……N+型エミッタ層、5,35……Ｐ型半導体層、6,36…
…Ｐ型ベース層、7,37……N+型コレクタコンタクト層、
8,38……N+型カソードコンタクト層、９……電極配線、
10,39……カソード電極、11−1,11−２……N+型埋込
層、12−１〜12−４……P+型埋込層、40……アノード電
極、41……基準電位源端子、42……コレクタ電極、43…
…ベース電極、44……エミッタ電極、45……絶縁膜、46
……酸化インジウム膜。
Claims (1)
- 【請求項１】半導体基板に表面を除く周囲をＰ型半導体
領域で囲まれて設けられたＮ型半導体領域、前記Ｎ型半
導体領域内に設けられたＰ型半導体層及び前記Ｐ型半導
体層と前記Ｐ型半導体領域を接続する電極配線とを有し
てなるPN接合ホトダイオードと、前記Ｐ型半導体領域及
び前記Ｐ型半導体層に基準電位を印加する手段と、前記
PN接合ホトダイオードの出力信号を増幅するバイポーラ
トランジスタからなる電子回路とを含むことを特徴とす
る受光素子内蔵型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165673A JPH07120761B2 (ja) | 1987-07-01 | 1987-07-01 | 受光素子内蔵型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165673A JPH07120761B2 (ja) | 1987-07-01 | 1987-07-01 | 受光素子内蔵型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS649655A JPS649655A (en) | 1989-01-12 |
| JPH07120761B2 true JPH07120761B2 (ja) | 1995-12-20 |
Family
ID=15816854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165673A Expired - Lifetime JPH07120761B2 (ja) | 1987-07-01 | 1987-07-01 | 受光素子内蔵型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120761B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600389B2 (ja) * | 1989-09-12 | 1997-04-16 | 三菱電機株式会社 | 半導体装置 |
| JPH0440553U (ja) * | 1990-08-02 | 1992-04-07 | ||
| JPH0730143A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | 光結合半導体装置 |
| TW504849B (en) | 1997-02-25 | 2002-10-01 | Matsushita Electric Industrial Co Ltd | Optical receiver |
| JP5073741B2 (ja) * | 2007-05-18 | 2012-11-14 | シャープ株式会社 | 表示装置 |
| US8368676B2 (en) | 2007-05-18 | 2013-02-05 | Sharp Kabushiki Kaisha | Display device with light shield |
| EP2148237B1 (en) | 2007-05-18 | 2013-05-15 | Sharp Kabushiki Kaisha | Display device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131570A (ja) * | 1985-12-03 | 1987-06-13 | Sharp Corp | 半導体受光装置 |
| JPH0691228B2 (ja) * | 1986-03-28 | 1994-11-14 | キヤノン株式会社 | 半導体装置 |
-
1987
- 1987-07-01 JP JP62165673A patent/JPH07120761B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS649655A (en) | 1989-01-12 |
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