JPH07120796B2 - Ｍｏｓ電界効果トランジスタとその製造法 - Google Patents

Ｍｏｓ電界効果トランジスタとその製造法

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JPH07120796B2 JP61258053A JP25805386A JPH07120796B2 JP H07120796 B2 JPH07120796 B2 JP H07120796B2 JP 61258053 A JP61258053 A JP 61258053A JP 25805386 A JP25805386 A JP 25805386A JP H07120796 B2 JPH07120796 B2 JP H07120796B2
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Description

【発明の詳細な説明】 この発明はMOS VLSI装置における極めて浅いPN接合に関
する。
〔発明の背景〕
集積回路装置の充填密度の向上は一般に個別成分の寸法
を小さくし、これに対応して接合深さその他の成分素子
の寸法を小さくすることにより行われるが、電界効果ト
ランジスタ（以後FETと呼ぶ）を小型化する場合は公知
のパンチスルー効果が無用に生ずるのを防ぐためにその
接合深さを極めて浅くする必要がある。各種成分素子の
寸法を小さくするとその抵抗および／または面抵抗が増
大し、これがMOS FETのソースおよびドレン領域のよう
な比較的狭くて浅いドーピング済領域と共にこれらの領
域を相互接続に使用することが難しく、ソースとドレン
の高い直列抵抗のために駆動電流が減つて装置の性能が
低下するという大問題を生ずる。
この問題の解法の１つはソース、ドレン領域の表面を珪
化してその電気抵抗を減ずることである。この方法は米
国特許第4384301号に開示されている。この特許にはソ
ース、ドレンの接触表面が金属珪化物から成るMOS FET
が開示されているが、この構造にも問題がないわけでは
ない。
すべての耐熱金属またはその珪化物とドーピングされた
シリコンとの間の接触抵抗はその珪化物とシリコンの界
面のドーピング濃度に大きく依存する。一般に低抵抗の
接触を得るにはその界面のシリコンのドーピング濃度が
約1020原子/cm3なければならないが、この様な高ドーピ
ング濃度のソース、ドレン領域を極めて浅く作ることは
実際上不可能である。
〔発明の概要〕
この発明によつてMOS FET装置とその製造法を開示す
る。このFETは表面と、その表面上に形成された絶縁ゲ
ートと、そのゲートの側壁に隣接して形成され、上記表
面から下方100nm未満の深さに拡がるソースおよびドレ
ン領域を含み、その製造法は、 （ａ）絶縁ゲートを形成する段階と、 （ｂ）そのゲートの側壁に隣接して上記表面から深さ10
0nm未満に拡がる様にソースおよびドレン領域を形成す
る段階と、 （ｃ）ゲート全体の上に保護層を形成する段階と、 （ｄ）ソースおよびドレン領域の表面に単結晶シリコン
層を形成する段階と、 （ｅ）そのシリコン層をその厚さにほぼ等しい深さまで
ドーピングする段階と、 （ｆ）そのシリコン層上に金属珪化物の層を形成する段
階とを含んでいる。
〔推奨実施例の説明〕 以下の説明および第１図ないし第10図にはＰ型とＮ型の
領域が示されているが、この表示は例示であつてこの発
明の教示を制限するものではない。以下説明する各装置
に対してはすべてＰ型とＮ型を逆にした構成を持つ装置
も等価であることが判る。
第１図ないし第５図は平坦な表面14を持ち、この例では
僅かにＰ型にドープされたシリコンのような第１の導電
型の材料の基体12を含む半導体装置10の一部を示す。第
１図に示すように、その平坦な表面14上には酸化シリコ
ンのような絶縁材料の比較的薄い層16が設けられ、この
層16の上にはこの例では強くＮ型にドープされた長さ約
1nmの多結晶シリコンの絶縁ゲート20が当業者に公知の
技法で形成される。
この装置10は次に第１図に22で示すように、濃度約1012
イオン/cm3で約10KeVの比較的低エネルギのイオン注入
を行つて、ゲート20の側壁28に隣接した極めて浅いソー
スおよびドレン領域24、26を形成する。この領域24、26
の基体12の表面14からの深さは約100nm未満とすべきで
ある。次に約800〜900℃の水蒸気雰囲気内で酸化物の保
護層40を生長させる。この酸化工程では多くドープした
シリコン表面には比較的厚く、少くドープしたシリコン
表面には比較的薄く酸化物が生長するから、層40は層16
より実質的に厚い。層40は約200〜500nmの厚さに生長し
なければならないが、ソースおよびドレン領域24、26上
の表面14に設けられた酸化物層16は第２図に示すように
約40〜100nmより厚くはならない。次に装置10をプラズ
マ異方性エッチングしてソースおよびドレン領域24、26
の真上の表面14から層16の酸化物をすべて除去する。ゲ
ート20の側壁28と頂面42の酸化物は、第３図に示すよう
に頂面の酸化物が若干薄くなるが、そのまま残つてゲー
トを完全に被覆する。
第４図に示すように、シリコンの露出面14のソースおよ
びドレン領域24、26の真上に通常の方法で単結晶シリコ
ンのエピタキシヤル層50を選択的に生成させる。この層
50はゲート電極20の厚さ以上の厚さに生成させてはなら
ない。次にこの層50に第４図に52で示すように比較的高
エネルギの砒素イオン注入を行つてほぼその厚さに等し
いかそれより僅かに少ない深さまでその層50を高濃度に
ドープする。エピタキシヤル層50の形成中にソース、ド
レン領域24、26の不純物のいくらかが上方そのエピタキ
シヤル層50内に短距離拡散するから、イオン注入はこの
上方拡散領域に充分達する深さでよく、それがソース、
ドレン領域24、26の深さより深く拡がらない様に注意す
べきである。次にその高ドープ濃度のエピタキシヤル層
上にチタンかタングステンのような耐熱金属の層を被着
し、装置10を充分加熱してその耐熱金属を表面14でシリ
コンと化合させることにより、耐熱金属珪化物の層54を
形成する。この層54は極めて浅いソース、ドレン領域2
4、26に対して所要の低抵抗接触を形成する。
この発明の他の実施例を第６図ないし第10図に示す。こ
こでは装置10と同様の構造的特徴を持つ半導体装置100
の一部が同じ引用番号で示されているが、このような同
様の特徴については説明を省略する。２つの装置10、10
0の著しい違いは装置100が適当な金属または金属珪化物
から成るゲート110を持つことである。金属ゲート上に
は酸化物の保護層40を生長させることができず、金属珪
化物ゲートはドープ濃度の低いシリコンと同様の速度で
酸化されるであろうから、エピタキシヤル層50の生長中
ゲート電極の絶縁に他の手段を用いねばならない。この
ためゲート110の頂面42に任意の適当な方法で窒化シリ
コンの層112を形成した後、装置100上に例えば第７図に
示すようにCVD処理等の通常の方法で厚さ約200〜500nm
の酸化物層114を形成する。
次に、装置100を第８図に示すようにプラズマ異方性エ
ツチングにかけてソース、ドレン領域24、26の真上の表
面14から酸化物層16、114を除去する。すると第８図な
いし第９図に示すようにゲート110の側壁28上に酸化物
層116が残り、上の窒化シリコン層112にその頂面に向つ
て少し入り込む。装置10と同様、装置100のソース、ド
レン領域24、26上にエピタキシヤル層50を生長させ、こ
の層50にイオン注入52を行つた後、第９図および第10図
に示すようにその上に耐熱金属珪化物の層54を形成す
る。シリコン珪化物層112は通常の方法で任意に除去す
ることができる。
この発明の重要な利点は100nmまたはそれ以下の深さし
かない浅いソース、ドレン領域に対して極めて低い面抵
抗が得られることである。その上、この処理工程ではMO
S FETのチヤンネル領域内への横方向の不純物拡散が生
じない。ゲートの側壁上の酸化物保護層は比較的厚くで
きるから、ゲート側壁容量を従来法のMOS FETのそれよ
り大きくならないように制御することができる。また別
の利点はこの装置の表面起伏が、この発明の処理に特有
なゲート電極の部分的埋没のため極めて平坦になること
である。
【図面の簡単な説明】
第１図ないし第５図はこの発明の原理の一実施例を示す
完成までの各段階における半導体装置の一部の断面を示
す概略図、第６図ないし第10図はこの発明の他の実施例
を示す第１図ないし第５図と同様の図である。 12……基体、14……表面、20……ゲート、24……ソース
領域、26……ドレン領域、50……ドープ済単結晶シリコ
ン層、54……耐熱金属珪化物層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】表面を持つ本体と、その表面上の絶縁ゲー
    トと、そのゲートに隣接し、上記表面から下方所定深さ
    まで拡がって相互間にチャンネル領域を画定する上記本
    体内のソース及びドレン領域と、そのソース領域の上記
    表面上にあってそれとオーム接触するが上記ゲートから
    は離れたドーピング済単結晶シリコン層及びドレン領域
    の上記表面上にあってそれとオーム接触するが上記ゲー
    トからは離れたドーピング済単結晶シリコン層との離れ
    た別々の２つのドーピング済単結晶シリコン層と、その
    単結晶シリコン層上の耐熱金属珪化物層とを含み、上記
    ２つのドーピング済単結晶シリコン層は上記ソース領域
    及びドレン領域の両者よりも高濃度にドーピングされた
    MOS電界効果トランジスタ。
  2. 【請求項２】表面と、その表面に形成された絶縁ゲート
    と、そのゲートに隣接して形成されたソースおよびドレ
    ン領域とを有するMOS電界効果トランジスタの製造方法
    であって、 （ａ）上記表面上に頂面と１対の側面を有する上記ゲー
    トを形成する段階と、 （ｂ）上記ゲートの上記側面に隣接して上記表面から10
    0nm未満の深さまで拡がる上記ソース及びドレン領域を
    形成する段階と、 （ｃ）上記ゲートの上記頂面と上記１対の側面とに保護
    層を形成する段階と、 （ｄ）上記ソース領域の上記表面及び上記ドレン領域の
    上記表面に所定厚さの離れた別々の２つの単結晶シリコ
    ン層をエピタキシャル形成する段階と、 （ｅ）上記２つの単結晶シリコン層を上記所定厚さにほ
    ぼ等しい深さまで上記ソース領域及び上記ドレン領域の
    各々よりも高濃度にドーピングする段階と、 （ｆ）上記２つの単結晶シリコン層の上に耐熱金属の層
    を形成する段階とを含む方法。
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