JPH07120946B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH07120946B2 JPH07120946B2 JP60136993A JP13699385A JPH07120946B2 JP H07120946 B2 JPH07120946 B2 JP H07120946B2 JP 60136993 A JP60136993 A JP 60136993A JP 13699385 A JP13699385 A JP 13699385A JP H07120946 B2 JPH07120946 B2 JP H07120946B2
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- JP
- Japan
- Prior art keywords
- predetermined voltage
- voltage
- frequency
- free
- signal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
- H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は位相同期ループ回路（以下PLLという）を具
える位相同期回路に関するものである。
える位相同期回路に関するものである。
従来よりアナログ方式のPLLが各種の装置に対して頻繁
に用いられている。
に用いられている。
第５図は従来のPLLの一般的な構成を示すブロツク図で
あり、図において、１はモノマルチバイブレータ、２は
高レベル、中間レベル、低レベルの３つのレベルを出力
することが可能な位相比較器（以下PDという）、３は電
圧制御発振器（以下VCOという）、４は分周器、５は外
部入力矩形波信号が入力される端子である。
あり、図において、１はモノマルチバイブレータ、２は
高レベル、中間レベル、低レベルの３つのレベルを出力
することが可能な位相比較器（以下PDという）、３は電
圧制御発振器（以下VCOという）、４は分周器、５は外
部入力矩形波信号が入力される端子である。
第６図は第５図の各点における信号（ａ）〜（ｄ）の波
形を示すタイミングチヤートであり、以下第６図の波形
における動作について説明する。
形を示すタイミングチヤートであり、以下第６図の波形
における動作について説明する。
外部入力矩形波の信号（ａ）は端子５により入力され、
モノマルチバイブレータ１に印加され、このモノマルチ
バイブレータ１はパルス幅がTWの信号（ｂ）をPD2に供
給する。PD2の他方の入力としてはVCO3の発振出力を1/n
にカウントダウンした分周器４の出力信号（ｃ）が比較
信号として入力され、ここで位相比較が行われる。PD2
の出力信号（ｄ）は直接VCO3に送られ、VCO3はPD2の３
種の出力レベルVL,VM,VHに応じて夫々FL,FM,FHなる３種
類の周波数を発振する。このVCO3の発振出力は1/nの分
周器４に供給され、ここで1/nに分周されて後PD2の比較
入力端子に供給され、閉ループを形成する。
モノマルチバイブレータ１に印加され、このモノマルチ
バイブレータ１はパルス幅がTWの信号（ｂ）をPD2に供
給する。PD2の他方の入力としてはVCO3の発振出力を1/n
にカウントダウンした分周器４の出力信号（ｃ）が比較
信号として入力され、ここで位相比較が行われる。PD2
の出力信号（ｄ）は直接VCO3に送られ、VCO3はPD2の３
種の出力レベルVL,VM,VHに応じて夫々FL,FM,FHなる３種
類の周波数を発振する。このVCO3の発振出力は1/nの分
周器４に供給され、ここで1/nに分周されて後PD2の比較
入力端子に供給され、閉ループを形成する。
上記のような従来のPLLの閉ループ内にローパスフイル
タがないために高速応答性にすぐれているという特徴が
ある。この詳細については本出願人に係る特願昭58−19
313号において詳細に説明しているので、この明細書に
おいては省略する。
タがないために高速応答性にすぐれているという特徴が
ある。この詳細については本出願人に係る特願昭58−19
313号において詳細に説明しているので、この明細書に
おいては省略する。
しかしながら、一般に高速応答、高安定化を図る場合、
上記PLLにおいては外部入力信号の周波数をfTとする
と、1/fTsec（fT＝15,734KHzのとき63,556μｓ）に対し
てPD2の基準入力信号（ｂ）である。即ちVCO3を制御す
る期間を設定するパルスの幅TWの時間をあまり大きくと
れない。ここでTWをあまり大きくとれないということ
は、PD2の出力信号（ｄ）が直接VCO3に送られ、VCO3はP
D2の３種の出力レベルに応じて、夫々FL,FM,FHなる３種
類の周波数を発生するようになつている場合、どうして
もVCO3の発振周波数がFMの期間（この期間はVCO3のフリ
ーラン期間）が長くなる。ところが、このフリーラン期
間中、VCO3においてVMが温度特性に敏感に反応し、周波
数FMが温度の影響で不安定になつていまうことになる。
このような制御入力の不安定は、PLLを構成する閉ルー
プ自体の不安定性を増すことになり、PLLの位相同期引
込範囲の幅が狭くなるという問題点があつた。
上記PLLにおいては外部入力信号の周波数をfTとする
と、1/fTsec（fT＝15,734KHzのとき63,556μｓ）に対し
てPD2の基準入力信号（ｂ）である。即ちVCO3を制御す
る期間を設定するパルスの幅TWの時間をあまり大きくと
れない。ここでTWをあまり大きくとれないということ
は、PD2の出力信号（ｄ）が直接VCO3に送られ、VCO3はP
D2の３種の出力レベルに応じて、夫々FL,FM,FHなる３種
類の周波数を発生するようになつている場合、どうして
もVCO3の発振周波数がFMの期間（この期間はVCO3のフリ
ーラン期間）が長くなる。ところが、このフリーラン期
間中、VCO3においてVMが温度特性に敏感に反応し、周波
数FMが温度の影響で不安定になつていまうことになる。
このような制御入力の不安定は、PLLを構成する閉ルー
プ自体の不安定性を増すことになり、PLLの位相同期引
込範囲の幅が狭くなるという問題点があつた。
この発明はかかる問題点を解決するためになされたもの
で、さらに高い安定性を有する位相同期回路を得ること
を目的とする。
で、さらに高い安定性を有する位相同期回路を得ること
を目的とする。
この出願にかかる位相同期回路は、電圧制御発振手段
と、前記電圧制御発振手段の出力信号と入力信号との位
相差に応じて、前記電圧制御発振手段のフリーラン周波
数に対応した第１の所定電圧と、前記フリーラン周波数
よりも低い周波数に対応した第２の所定電圧と、前記フ
リーラン周波数よりも高い周波数に対応した第３の所定
電圧とを有する信号を選択的に出力する位相比較手段
と、前記電圧制御発振手段のフリーラン周波数の温度補
償を行うべく前記位相比較手段の出力電圧を制御する温
度補償手段と、前記温度補償手段による前記第１の所定
電圧の変化に応じて、前記第２の所定電圧と前記第３の
所定電圧とを制御する制御手段とを備え、前記制御手段
は、前記第１の所定電圧が上昇したことに応じて、前記
第２の所定電圧と第３の所定電圧とを上昇させ、前記第
１の所定電圧が下降したことに応じて、前記第２の所定
電圧と第３の所定電圧とを下降させる構成を有するもの
である。
と、前記電圧制御発振手段の出力信号と入力信号との位
相差に応じて、前記電圧制御発振手段のフリーラン周波
数に対応した第１の所定電圧と、前記フリーラン周波数
よりも低い周波数に対応した第２の所定電圧と、前記フ
リーラン周波数よりも高い周波数に対応した第３の所定
電圧とを有する信号を選択的に出力する位相比較手段
と、前記電圧制御発振手段のフリーラン周波数の温度補
償を行うべく前記位相比較手段の出力電圧を制御する温
度補償手段と、前記温度補償手段による前記第１の所定
電圧の変化に応じて、前記第２の所定電圧と前記第３の
所定電圧とを制御する制御手段とを備え、前記制御手段
は、前記第１の所定電圧が上昇したことに応じて、前記
第２の所定電圧と第３の所定電圧とを上昇させ、前記第
１の所定電圧が下降したことに応じて、前記第２の所定
電圧と第３の所定電圧とを下降させる構成を有するもの
である。
この発明においては、VCOの制御入力の変化に対して負
の帰還をかけることにより、VCOの制御電圧の差を等し
く保ち、外乱によりVCOの制御電圧が変化してもPLLの位
相同期引込範囲を常に一定に保つている。
の帰還をかけることにより、VCOの制御電圧の差を等し
く保ち、外乱によりVCOの制御電圧が変化してもPLLの位
相同期引込範囲を常に一定に保つている。
第１図はこの発明の一実施例であるブロツク図であり、
第２図が基準信号（ｂ）と比較信号（ｃ）の位相差に応
じて３種類の出力信号（ｄ）を出力するPD2の具体的回
路図であり、また第３図，第４図は、それぞれ第１図に
おいてフイードバツクループを付加しないとき、付加し
たときのVCOの入力信号を示す波形図である。
第２図が基準信号（ｂ）と比較信号（ｃ）の位相差に応
じて３種類の出力信号（ｄ）を出力するPD2の具体的回
路図であり、また第３図，第４図は、それぞれ第１図に
おいてフイードバツクループを付加しないとき、付加し
たときのVCOの入力信号を示す波形図である。
第１図において、６はオペアンプ、７はVCO3のフリーラ
ン周波数の決定及びフリーラン周波数の温度補償を行う
定電圧回路であり、８はこの発明の特徴である温度特性
による制御電圧の変化に対して負帰還をかけるループを
形成するサンプル・ホールド回路であり、Q1,Q2はトラ
ンジスタ、R1,R2,R3は抵抗体、D1,D2はダイオード、C1
はコンデンサである。
ン周波数の決定及びフリーラン周波数の温度補償を行う
定電圧回路であり、８はこの発明の特徴である温度特性
による制御電圧の変化に対して負帰還をかけるループを
形成するサンプル・ホールド回路であり、Q1,Q2はトラ
ンジスタ、R1,R2,R3は抵抗体、D1,D2はダイオード、C1
はコンデンサである。
上記のように構成されたPLLにおいて、サンプル・ホー
ルド回路８がない場合について説明すると、いま、VCO3
がある負の温度係数をもつていたとすると、それを補償
するための定電圧回路７の温度計数を以下に示す。
ルド回路８がない場合について説明すると、いま、VCO3
がある負の温度係数をもつていたとすると、それを補償
するための定電圧回路７の温度計数を以下に示す。
トランジスタQ2に電流I1を設定すると、VCO3の入力信号
（ｄ）のDCレベルV3は V3＝Vref1−VBE1−R1I1 ・・・（１） I1＝（Vref1−VBE2）/R2 ・・・（２） 尚、Vref1,VBE1はトランジスタQ1のベース電圧、ベース
・エミツタ電圧、Vref2,VBE2はトランジスタQ2のベース
電圧、ベース・エミツタ電圧である。
（ｄ）のDCレベルV3は V3＝Vref1−VBE1−R1I1 ・・・（１） I1＝（Vref1−VBE2）/R2 ・・・（２） 尚、Vref1,VBE1はトランジスタQ1のベース電圧、ベース
・エミツタ電圧、Vref2,VBE2はトランジスタQ2のベース
電圧、ベース・エミツタ電圧である。
（１），（２）より V3＝Vref1−VBE1−（Vref2−VBE2）R1/R2 VBE1≒VBE2＝VBE V3＝Vref1−VBE−（Vref−VBE）R1/R2 で表わされ、VCO3の入力信号（ｄ）のDCレベルV3の温度
係数は となり、抵抗体R1,R2の比で任意に設定できる。
係数は となり、抵抗体R1,R2の比で任意に設定できる。
いま、VCO3の温度補償をするために定電圧回路７の温度
係数を負に設定し、またクランプ回路のダイオードD1,D
2の一方の端子（ｅ）をあるDCレベルに固定したとする
と、VCO3の入力波形であるPD2の出力信号（ｄ）は常温
で第３図（Ａ），高温で同図（Ｂ），低温で同図（Ｃ）
のような波形になり、第３図（Ｂ）の場合、フリーラン
周波数FMの制御電圧VMと高レベル周波数FHの制御電圧VH
との差が小さくなり、高レベル側での周波数引込み範囲
が狭くなる。又、同図（Ｃ）の場合、同図（Ｂ）とは逆
で、低レベル周波数FLの制御電圧VLとの差が小さくな
り、低レベル側での周波数引込み範囲が狭くなる。
係数を負に設定し、またクランプ回路のダイオードD1,D
2の一方の端子（ｅ）をあるDCレベルに固定したとする
と、VCO3の入力波形であるPD2の出力信号（ｄ）は常温
で第３図（Ａ），高温で同図（Ｂ），低温で同図（Ｃ）
のような波形になり、第３図（Ｂ）の場合、フリーラン
周波数FMの制御電圧VMと高レベル周波数FHの制御電圧VH
との差が小さくなり、高レベル側での周波数引込み範囲
が狭くなる。又、同図（Ｃ）の場合、同図（Ｂ）とは逆
で、低レベル周波数FLの制御電圧VLとの差が小さくな
り、低レベル側での周波数引込み範囲が狭くなる。
上記欠点を改善するためにサンプル・ホールド回路８を
設けることにより、PD2の出力信号（ｄ）のDCレベルを
サンプル・ホールド回路８によりサンプル・ホールドし
てダイオードの端子（ｅ）にフイードバツクすることに
より、PD2の出力信号（ｄ）のDCレベルと端子（ｅ）のD
Cレベルを同相に変化させることができる。第４図に示
すように常温の場合は同図（Ａ），高温の場合は同図
（Ｂ），低温の場合は同図（Ｃ）であるが、いずれの場
合もフリーラン周波数FMの制御電圧（VM,VM1,VM2）に対
して（VH,VH1,VH2）及び（VL,VL1,VL2）の差を等しく保
ち、温度変化に対してPLLのロツクレンジの範囲を常に
一定に保つことができる。
設けることにより、PD2の出力信号（ｄ）のDCレベルを
サンプル・ホールド回路８によりサンプル・ホールドし
てダイオードの端子（ｅ）にフイードバツクすることに
より、PD2の出力信号（ｄ）のDCレベルと端子（ｅ）のD
Cレベルを同相に変化させることができる。第４図に示
すように常温の場合は同図（Ａ），高温の場合は同図
（Ｂ），低温の場合は同図（Ｃ）であるが、いずれの場
合もフリーラン周波数FMの制御電圧（VM,VM1,VM2）に対
して（VH,VH1,VH2）及び（VL,VL1,VL2）の差を等しく保
ち、温度変化に対してPLLのロツクレンジの範囲を常に
一定に保つことができる。
即ち、第４図において、フリーラン周波数の制御電圧が
温度変化により（Ａ）のVMから（Ｂ）のVM1に変化した
場合であっても、VM1とVH1との差及びVM1とVL1との差は
等しくなる。また、（Ａ）のVMから（Ｃ）のVM2に変化
した場合であっても、VM2とVH2との差及びVM2とVL2との
差は等しくなる。
温度変化により（Ａ）のVMから（Ｂ）のVM1に変化した
場合であっても、VM1とVH1との差及びVM1とVL1との差は
等しくなる。また、（Ａ）のVMから（Ｃ）のVM2に変化
した場合であっても、VM2とVH2との差及びVM2とVL2との
差は等しくなる。
従って、フリーラン周波数の制御電圧の温度による変化
に対してPLLの位相同期引込み範囲を高周波側と低周波
側で等しくでき、ロックレンジを一定に保つことができ
る。
に対してPLLの位相同期引込み範囲を高周波側と低周波
側で等しくでき、ロックレンジを一定に保つことができ
る。
この発明は以上説明したとおり、PLLを形成する電圧制
御発振器の前段に於ける制御入力の変化に対して負帰還
をかけるための回路を備えたので安定性が高く、位相同
期引込範囲が広いPLLを得ることができる。
御発振器の前段に於ける制御入力の変化に対して負帰還
をかけるための回路を備えたので安定性が高く、位相同
期引込範囲が広いPLLを得ることができる。
第１図はこの発明の一実施例であるPLLの構成を示すブ
ロツク図、第２図はPDの具体例を示す回路図、第３図は
第１図においてフイードバツクループがないときのVCO
の入力信号を示す波形図、第４図はこの発明のフイード
バツクループを付加したときのVCOの入力信号を示す波
形図、第５図は従来のPLLの一般的な構成を示すブロツ
ク図、第６図は第５図の各部の波形を示すタイミングチ
ヤートである。 図において、１はモノマルチバイブレータ、２はPD、３
はVCO、４は分周器、５は端子、６はオペアンプ、７は
定電圧回路、８はサンプル・ホールド回路である。
ロツク図、第２図はPDの具体例を示す回路図、第３図は
第１図においてフイードバツクループがないときのVCO
の入力信号を示す波形図、第４図はこの発明のフイード
バツクループを付加したときのVCOの入力信号を示す波
形図、第５図は従来のPLLの一般的な構成を示すブロツ
ク図、第６図は第５図の各部の波形を示すタイミングチ
ヤートである。 図において、１はモノマルチバイブレータ、２はPD、３
はVCO、４は分周器、５は端子、６はオペアンプ、７は
定電圧回路、８はサンプル・ホールド回路である。
Claims (1)
- 【請求項１】電圧制御発振手段と、 前記電圧制御発振手段の出力信号と入力信号との位相差
に応じて、前記電圧制御発振手段のフリーラン周波数に
対応した第１の所定電圧と、前記フリーラン周波数より
も低い周波数に対応した第２の所定電圧と、前記フリー
ラン周波数よりも高い周波数に対応した第３の所定電圧
とを有する信号を選択的に出力する位相比較手段と、 前記電圧制御発振手段のフリーラン周波数の温度補償を
行うべく前記位相比較手段の出力電圧を制御する温度補
償手段と、 前記温度補償手段による前記第１の所定電圧の変化に応
じて、前記第２の所定電圧と前記第３の所定電圧とを制
御する制御手段とを備え、 前記制御手段は、前記第１の所定電圧が上昇したことに
応じて、前記第２の所定電圧と第３の所定電圧とを上昇
させ、前記第１の所定電圧が下降したことに応じて、前
記第２の所定電圧と第３の所定電圧とを下降させる ことを特徴とする位相同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136993A JPH07120946B2 (ja) | 1985-06-25 | 1985-06-25 | 位相同期回路 |
| US06/876,972 US4717891A (en) | 1985-06-25 | 1986-06-20 | Phase locked loop circuit having temperature compensated VCO control voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136993A JPH07120946B2 (ja) | 1985-06-25 | 1985-06-25 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296823A JPS61296823A (ja) | 1986-12-27 |
| JPH07120946B2 true JPH07120946B2 (ja) | 1995-12-20 |
Family
ID=15188274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136993A Expired - Lifetime JPH07120946B2 (ja) | 1985-06-25 | 1985-06-25 | 位相同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4717891A (ja) |
| JP (1) | JPH07120946B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4209843A1 (de) * | 1992-03-26 | 1993-11-18 | Telefunken Microelectron | Temperaturkompensierte Oszillatoranordnung |
| WO1996025796A1 (en) * | 1995-02-17 | 1996-08-22 | Intel Corporation | Power dissipation control system for vlsi chips |
| DE69510569T2 (de) * | 1994-01-20 | 1999-10-28 | Honda Giken Kogyo K.K., Tokio/Tokyo | Beschleunigungsmessaufnehmer |
| JP3244208B2 (ja) * | 1994-02-07 | 2002-01-07 | 本田技研工業株式会社 | ガスレート検出器 |
| JP3312227B2 (ja) * | 1994-02-23 | 2002-08-05 | 本田技研工業株式会社 | ガス式角速度センサ |
| US5786744A (en) * | 1994-03-24 | 1998-07-28 | Honda Giken Kogyo Kabushiki Kaisha | Hybrid sensor |
| JP3281169B2 (ja) * | 1994-03-24 | 2002-05-13 | 本田技研工業株式会社 | 多軸型ガスレートセンサ |
| FR2761551B1 (fr) * | 1997-03-25 | 2000-01-14 | Sgs Thomson Microelectronics | Boucle a verrouillage de phase avec circuit d'assistance au verrouillage |
| US6211743B1 (en) * | 1999-05-19 | 2001-04-03 | Conexant Systems, Inc. | Phase-locked loop having temperature-compensated bandwidth control |
| US6356062B1 (en) * | 2000-09-27 | 2002-03-12 | Intel Corporation | Degenerative load temperature correction for charge pumps |
| US8493114B2 (en) * | 2011-07-06 | 2013-07-23 | Mediatek Inc. | Temperature compensation circuit and synthesizer using the temperature compensation circuit |
| US8742815B2 (en) | 2012-06-20 | 2014-06-03 | Qualcomm Incorporated | Temperature-independent oscillators and delay elements |
| US20170257066A1 (en) * | 2016-03-02 | 2017-09-07 | Qualcomm Incorporated | Systems and methods for compensating for variation in an amplitude-regulated oscillator |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983506A (en) * | 1975-07-11 | 1976-09-28 | International Business Machines Corporation | Acquisition process in a phase-locked-loop by gated means |
| US4031483A (en) * | 1976-01-15 | 1977-06-21 | Sperry Rand Corporation | Limiter circuit for servosystems |
| US4206420A (en) * | 1978-11-13 | 1980-06-03 | Digital Communications Corporation | Phase locked loop with automatic sweep |
| JPS55154833A (en) * | 1979-05-23 | 1980-12-02 | Sony Corp | Pll circuit |
| US4454483A (en) * | 1982-03-25 | 1984-06-12 | Cubic Corporation | Temperature compensation of an oscillator by fractional cycle synthesis |
| US4506232A (en) * | 1982-07-19 | 1985-03-19 | Rockwell International Corporation | Third order PLL with increased high frequency gain |
| JPS59115624A (ja) * | 1982-12-22 | 1984-07-04 | Seiko Epson Corp | Ｐｌｌ |
-
1985
- 1985-06-25 JP JP60136993A patent/JPH07120946B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-20 US US06/876,972 patent/US4717891A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4717891A (en) | 1988-01-05 |
| JPS61296823A (ja) | 1986-12-27 |
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