JPH07123001A - クロック信号供給回路 - Google Patents

Abstract

(57)【要約】 【目的】周波数可変の発振部を持つクロック信号供給源
において、出力信号の周波数を変更する際に、出力信号
の発振状態が不安定の期間を経る事がないクロック信号
周波数切替方式を提供すること。 【構成】一定周波数の信号から、制御回路により設定し
た周波数を発生するクロック信号供給回路において、Ｐ
ＬＬ構成の周波数シンセサイザ（１０−１・・）とロッ
ク検出回路（２０−１・・）を少なくとも２組以上有
し、制御回路から、切替要求信号が入力された場合、内
部論理回路３０により、ロック検出信号を確認した後
に、選択部４０の切り替えを行うため、切り替えによっ
て発生する周波数及び位相の不安定な状態が、後段の集
積回路のクロック信号源である出力に表れない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクロック信号供給回路に
関し、特に消費電力制御のために動作周波数の切り替え
を必要とする高速論理回路に関する。

【０００２】

【従来の技術】クロックドライバに周波数シンセサイザ
を用いる構成は、スキュー低減、及びクロック周波数切
り替えを同時に行う事が可能なため、有効な手段であ
る。以下に周波数シンセサイザの必要性について説明す
る。

【０００３】最初にスキュー低減の必要性について説明
する。

【０００４】論理回路のクロック生成法として、水晶発
振回路を用いる方法が一般的である。この方法では、生
成されるクロック信号周波数が温度変化，電圧変動の影
響を受けにくいという利点を持つ。

【０００５】より大規模な論理回路では、発振回路単体
での負荷駆動能力（ドライブ能力）に限界があるため、
直接複数論理回路に接続された場合は要求される電気
的，タイミング的仕様を満足する事ができない。そこ
で、クロック信号供給系のブロック図（図２）に示すよ
うに、水晶発振回路８０で生成されるクロック信号８０
１を基に、クロックドライバ（８１−１・・８１−ｎ）
を用いて、複数論理回路(９３−１・・９３−ｎ）に対
して同一の周波数，位相を持つクロック信号（８２１−
１・・８２１−ｎ）を分配する。クロックドライバ（８
１−１・・）の出力には配線路（８２−１・・８２−
ｎ）が存在する。

【０００６】個々のバッファにおいて発生する遅延時間
が異なるため、また、配線長によって発生する延時間が
異なるため、クロックスキューが現れる。

【０００７】クロックスキューとはクロック信号（８２
１−１・・）相互の時間的ずれであり、複数論理回路相
互間でクロック信号に同期した動作（データ転送など）
を行う場合には、このばらつきを考慮したタイミング設
計が必要となる。

【０００８】配線による遅延時間は信号線の配線経路を
変更する事で変更可能であるが、高速動作を行う論理回
路では、バッファの遅延時間におけるばらつきがクロッ
ク周期に対して無視できないため、タイミングに余裕を
持った設計を行う事が必要となり、論理回路の動作周波
数上限を高くする事ができない。

【０００９】上記クロックスキュー低減の一手法とし
て、ＰＬＬ構成のクロックドライバを用いる方法があ
る。この構成では、ドライバによる遅延時間を回路的に
自動補償する事ができる。クロックドライバにバッファ
を用いた場合と比べて、ドライバの入出力信号間におけ
る遅延時間が極めて小さくなるため、結果としてクロッ
クスキューが低減し、論理回路の動作周波数上限を、よ
り高くする事ができる。

【００１０】このＰＬＬ構成を持つクロックドライバの
一例として、周波数シンセサイザがある。周波数シンセ
サイザを用いた構成では、クロックドライバ内において
入力信号より高い周波数の信号を発生する事ができるた
め、高い周波数のクロック信号を長い配線路にわたって
伝達する必要がない。そのため、クロックスキューを低
減できるだけでなく、配線路伝送による信号波形の悪化
も抑える事ができる。

【００１１】次に周波数切り替えの必要性について説明
する。

【００１２】電池により動作する携帯用情報機器や、発
熱量を抑える必要のある論理回路や、互換性のためソフ
トウェアの実行速度を低下する情報機器など動作周波数
変更の目的を持つ論理回路が存在する。

【００１３】クロック信号周波数切り替えの方法とし
て、以下に示す構成が挙げられる。

【００１４】図３：複数の固定周波数発振器を切り替え
る構成（特公昭６２−２５６１１７号公報、特公昭６２
−４７７２３号公報） 図４：組み合わせ論理回路を用いて、分周比，パルス幅
の制御を行う構成（特公平４−３３２０１２号公報） 図５：周波数シンセサイザを用いた構成 図３に示す、複数の固定周波数発振器を切り替える構成
では、複数のクロック信号発生源（８０−１・・８０−
ｎ）を、制御回路９０から出力される選択情報９０２に
より、切替部４０で切り替える。

【００１５】この方法では、第２の集積回路９３におけ
る入力クロック信号４０１として、予め設定した周波数
値の信号（８０１−１・・８０１−ｎ）しか選択でき
ず、また、多数の周波数にわたって変更を行う際には、
選択可能な周波数の個数だけクロック信号発生源が必要
である。

【００１６】図４に示す、組み合わせ論理回路を用い
て、分周比，パルス幅の制御を行う構成では、固定周波
数の発振器８０より出力される基準信号８０１に対し、
プログラマブル・カウンタ１８が制御回路９０から設定
された値９０１で分周を行う。プログラマブル・カウン
タ出力１８１において、デューティー比が変化する場合
には、後段の波形整形回路１７において調整を行う。常
に安定した周波数変換出力１７１を得る事ができるが、
入力クロック８０１からの遅延時間がＰＬＬ構成を持つ
シンセサイザ方式よりも大きく、基準となる周波数８０
１より高い周波数が発生できない、という制約がある。

【００１７】そのため、配線路での信号伝送によって信
号波形が悪化する等の理由により、高周波クロックの伝
達が困難な場合、各集積回路毎にクロック供給源を用意
して基準信号の逓倍クロックを発生する構成には使用で
きない。

【００１８】図５に示す周波数シンセサイザを用いた構
成では、前述したように、周波数設定部１６（プログラ
マブル・カウンタ１３，１４を含む）に設定値９０１
（カウント上限値Ｍ，Ｎ）を設定する事で、周波数変換
信号１０１には一定周波数信号８０１のＮ／Ｍ倍（Ｎ，
Ｍは自然数）の出力周波数を得る事ができる。

【００１９】以上の理由により、周波数シンセサイザを
用いる事で、入出力間のスキューが小さく、出力周波数
の切り替えに適したクロックドライバが構成できる。

【００２０】ここで、周波数シンセサイザの構成と動作
について説明する。

【００２１】図５に周波数シンセサイザのブロック図を
示す。周波数シンセサイザ１０は、 １１ 位相比較器（ＰＣ） １２ 電圧制御発振器（ＶＣＯ） １３ 第１のプログラマブル・カウンタ １４ 第２のプログラマブル・カウンタ １５ 低域通過フィルタ（ＬＰＦ） １６ 周波数設定部（１３，１４を含む） により構成され、ＰＬＬ構成を持つ負帰還回路である。

【００２２】一定周波数の信号８０１を第１のプログラ
マブル・カウンタ１３によって分周した信号を基準信号
１３１とすると、第２の分周器１４から出力される位相
比較用信号１０２と基準信号１３１が、位相差を検出す
る位相比較器１１に入力される。位相比較器出力信号１
１１には、パルス状の信号が出力され、この信号の平均
値が上記２信号の位相差に対応する。低域通過フィルタ
１５は、位相比較器出力信号１１１を平滑化し、ＶＣＯ
制御電圧１５１を出力する。

【００２３】低域通過フィルタ１５の時定数が位相検出
信号１１１の周期に比して十分に大きくない場合には、
ＶＣＯ制御電圧１５１には、位相差に比例した電圧に加
えて脈動する電圧成分が現れる。これにより、周波数変
換信号１０１の周期が変動する（ジッタ）場合があるた
め、低域通過フィルタ１５の時定数は位相検出信号１１
１の周期に比して、十分大きい事が必要である。

【００２４】ＶＣＯ１５では、ＶＣＯ制御電圧１５１に
比例した周波数を持つ周波数変換信号１０１を出力す
る。この周波数変換信号１０１が第２のプログラマブル
・カウンタ１４に入力され、分周された信号が位相比較
用信号１４となる。

【００２５】位相に関して、負帰還回路を形成している
ため、位相比較用信号１０２と基準信号１３１に位相差
がある場合にはＶＣＯ制御電圧１５１が変化し、上記位
相差を小さくするように周波数変換信号１０１の周波数
が変化する。

【００２６】定常状態では、理想的には位相比較用信号
１０２と基準信号１３１の位相差は０となり、ＶＣＯ制
御電圧１５１が一定電圧となるため、周波数変換信号１
０１の周波数も一定値となる。

【００２７】プログラマブル・カウンタ１３（カウント
上限値Ｍ）、１４（カウント上限値Ｎ）を設置する事
で、周波数変換信号１０１には一定周波数信号８０１の
Ｎ／Ｍ倍（Ｎ，Ｍは自然数）の出力周波数を得る事がで
きる。

【００２８】この状態において、プログラマブル・カウ
ンタ１３，１４での信号の遅延時間が等しいとすると、
理論的には位相比較用信号１０２と基準信号１３１の位
相差は０であるから、周波数シンセサイザ１０内におけ
る遅延が自動的に補償された事になる。

【００２９】

【発明が解決しようとする課題】上述した従来の、ＰＬ
Ｌ構成を持つ周波数シンセサイザでは、低域通過フィル
タ１５の時定数のため、周波数設定部１６に周波数設定
情報９０１を設定した後、位相比較用信号１０２と基準
信号１３１間に位相差が発生し、しばらく時間が経過し
て系が定常状態になってからでないと、周波数変換信号
１０１において設定値９０１に対応する周波数が得らな
い。

【００３０】すなわち、周波数設定情報を入力した際、
周波数変換信号１０１に不安定な位相，周波数を持つ状
態が現れるため、後段の集積回路においてタイミング要
求を満たさない位相，周波数を持つ信号が入力される事
となり、誤動作が生ずる場合がある。

【００３１】また、不適切な周波数設定情報を設定した
事により、ＰＬＬ構成を持つ周波数シンセサイザが正常
に動作せず、基準信号に同期しない場合には、同様の理
由で第２の集積回路が誤動作することがある。

【００３２】本発明の目的は、ＰＬＬ構成の周波数シン
セサイザを持つクロック供給回路において、出力周波数
の切り替え時に、周波数，位相が安定しており、切り替
えによって被供給回路が誤動作しない切替手段を提供す
る事である。

【００３３】

【課題を解決するための手段】本発明によれば、前記目
的は、クロック供給回路に複数の周波数シンセサイザを
用意し、その出力信号を切り替える構成とする事で達成
できる。

【００３４】すなわち、現在一方の周波数シンセサイザ
が選択され、出力信号が第２の集積回路に供給されてい
る場合、出力信号が使用されていない他方の周波数シン
セサイザに新規の周波数設定情報を入力する。

【００３５】周波数設定情報が入力された周波数シンセ
サイザの出力において、周波数，位相が一時的に不安定
になるが、時間経過とともに所定の周波数を出力するま
で待ち、切り替えを行う事で上記の不安定な状態が第２
の集積回路の入力クロックに表れない。

【００３６】本発明では、新規に周波数設定情報を入力
された周波数シンセサイザが、定常状態となった事を検
出するため、クロック供給回路内に、ロック検出器を設
ける。

【００３７】ロック検出器は、周波数シンセサイザ内の
位相比較器に対し、入力信号間における位相差が定常的
に一定範囲になった事を検出する。

【００３８】また、本発明では、クロック供給回路内
に、上記ロック検出信号を入力とする内部論理回路を有
する。そのため、切り替えは自動的に行われ、切替タイ
ミングを外部の制御回路で作成する必要がない。

【００３９】

【作用】上記のように構成した請求項１にかかる発明に
よる、クロック信号周波数切替方式では、周波数設定情
報をクロック供給回路に入力した際、または、周波数設
定情報や選択要求情報に誤って不適切な情報を入力した
場合において、対応するロック検出信号を確認した後に
切り替えを行うため、切替手段の出力におけるクロック
信号周波数は不安定な期間を経る事がない。そのため第
２の集積回路に、常に安定したクロック信号を供給する
事ができる。

【００４０】

【実施例】以下に、本発明の一実施例を図１に基づいて
説明する。図１は、本発明の一実施例である集積回路用
クロック供給回路のブロック図である。

【００４１】以後の説明において、高いレベルは信号が
有効である事を示し、低いレベルは信号が無効である事
を示す。

【００４２】図１において、 １０−１ １系周波数シンセサイザ １０−２ ２系周波数シンセサイザ ２０−１ １系ロック検出器 ２０−２ ２系ロック検出器 ３０ 内部論理回路 ４０ 切替回路 ８０ 水晶発振器 ９０ 制御回路（第１の集積回路） ９２ クロック供給回路 ９３ 第２の集積回路 である。

【００４３】クロック供給回路９２において、周波数シ
ンセサイザ１０２−１，１０２−２の構成は、周波数一
定の信号８０１のＮ倍（Ｎは自然数）の周波数のみ発生
可能であるとする。現在、クロック１系が選択され、集
積回路９３には周波数ｆ１が供給されている。このと
き、選択情報９２３は低いレベルであり、制御回路から
の選択要求信号９０３もクロック１系を示す低いレベル
である。

【００４４】集積回路９３に供給する周波数をｆ２に変
更する場合について説明する。

【００４５】まず、制御回路から、第１，第２のクロッ
ク供給回路に対して、選択情報９２３を検出する。上記
の条件では、選択情報はともに低いレベルである。

【００４６】次に制御回路から、現在選択されていない
クロック２系に対して、周波数設定情報９０１−２にＮ
２を出力する。ここでＮ２は、切り替えを希望するｆ２
に対応する値である。

【００４７】周波数設定情報Ｎ２を設定する事により、
周波数シンセサイザ１０−２が一時的に不安定となり、
位相差情報１０３−２を介して接続されているロック検
出回路２０−２のロック検出信号９２２が低いレベルと
なる。

【００４８】その後、時間が経過し、位相比較用信号１
０２−２と、基準信号８０１の位相差が定常的に一定範
囲内となったときにロック検出信号９２２が高いレベル
となる。

【００４９】選択要求信号９０３がクロック２系を表わ
す高いレベルとなると、第１のクロック供給回路９２−
１において、内部論理回路３０はロック検出信号９２２
を参照する。

【００５０】その時点で、ロック検出信号が高いレベル
である場合には、内部論理回路はクロック系２が安定し
た周波数で発振を行っていると判断し、選択情報９２３
にクロック２系を示す高いレベルを出力する。

【００５１】この場合には、周波数シンセサイザ１０−
２の出力信号１０１−２が切替回路４０によって選択さ
れ、集積回路９３−１のクロック入力端子９２４に周波
数ｆ２の信号が表れる。

【００５２】また、ロック検出信号が低いレベルである
場合には、内部論理回路はクロック系２が安定していな
いと判断し、選択情報の変更を行わない。そのため、選
択情報９２３にクロック１系を示す低いレベルを出力す
る。

【００５３】この場合には、内部論理回路は、ロック検
出信号９２４が高いレベルとなった際初めて選択情報の
変更を行う。

【００５４】異なる周波数を切り替えるタイミングを図
６を用いて説明する。

【００５５】図６中 ８０１ 一定周波数の信号 １０１−１ １系周波数変換信号 １０１−２ ２系周波数変換信号 ９２３ 選択情報 ９２４ 出力クロック信号 である。

【００５６】図６中では、一定周波数信号８０１に対
し、２倍の周波数ｆ１を持つ信号１０１−１から、３倍
の周波数ｆ２を持つ信号１０１−２に切り替えた様子を
示している。つまり、周波数設定値９０１−１に自然数
値２、９０１−２に自然数値３を用いた場合である。

【００５７】不用意なタイミングで選択部を切り替える
と、切り替えの前後で位相の連続性が保てないため、周
波数変換出力１０１−１，１０１−２の位相が一致して
いる、信号８０１が低いレベルから高いレベルへ変化す
る点（図６中１）において、内部論理回路３０から出力
される周波数選択情報９２３を変化すれば良い。

【００５８】すると、内部論理回路３０及び信号切替器
４０で発生する遅延時間の総和であるＴＤが発生して
も、信号１０１−１，１０１−２の周期に比してＴＤが
十分小さい場合かつ、出力信号９２４−１が矩形派の場
合には、出力周波数切り替えの前後で位相状態が連続と
なる。

【００５９】この切替タイミングを発生する機構は基準
信号８０１に同期して動作する内部論理回路内において
実現される。

【００６０】次に本発明の他の実施例を図７に基づいて
説明する。図７は、ＣＰＵクロック周波数変更回路のブ
ロック図である。

【００６１】以後の説明においても、高いレベルは信号
が有効である事を示し、低いレベルは信号が無効である
事を示す。

【００６２】図７において、 １０−１ １系周波数シンセサイザ １０−２ ２系周波数シンセサイザ ２０−１ １系ロック検出器 ２０−２ ２系ロック検出器 ３０ 内部論理回路 ３１ 切替タイミング検出器 ３２ ＡＮＤ回路 ４０ 信号切替器 ５０−１ データラッチ ５０−２ データラッチ ５１ データラッチ信号制御回路 ８０ 水晶発振器 ９１ アドレスデコード部 ９２ クロック供給回路 ９５ ＣＰＵ である。

【００６３】本実施例は、図１で説明した実施例に対し
て、実用製を強化した例である。

【００６４】周波数設定情報９０１−１，９０２−１を
一本のデータバスで設定可能な構成とし、ロック検出信
号９２１，９２２に対しても両者の論理積演算結果であ
るレディ信号９２５を用いた構成とし、信号端子数を減
少する事で、クロック供給回路９２を集積化した際の製
造コストを低減ができる。

【００６５】また、周波数選択情報９２３を用いて、周
波数設定情報を入力する周波数シンセサイザをクロック
供給回路９２内で自動的に選択する構成とした。この構
成により、周波数設定値に不適当な値を入力した際で
も、ＣＰＵ９５の入力クロックが不安定になる事がな
い。

【００６６】また、この実施例では、ＣＰＵ９５が、制
御回路及び、クロック信号の供給対象である集積回路に
相当する。

【００６７】周波数設定情報に、不適切な値を入力した
際の動作について説明する。

【００６８】現在、レディ信号９２５が高いレベルであ
り、両方の周波数シンセサイザが安定に発振を行ってお
り、定常状態にあるとする。

【００６９】ＣＰＵ９５からクロック選択要求信号９０
３に、クロック１系の選択を要求する低いレベルが入力
されており、内部論理回路３０より出力される周波数選
択情報９２３は、クロック１系を選択中である事を示す
低いレベルである。

【００７０】データラッチ５０−１に設定された自然数
Ｎ１が、周波数設定値９０１−１としてクロック１系周
波数シンセサイザ１０−１に入力され、周波数変換信号
１０１−１及び、ＣＰＵ９５のクロック信号周波数とし
てｆ１を得ている。

【００７１】ＣＰＵ９５が所定のアドレスに、新たな周
波数設定値Ｎ３を書き込む事により、アドレスデコード
部９１からパルス状のデータラッチタイミング信号９１
１が出力される。

【００７２】一方、内部論理回路３０からの出力選択制
御情報９２３が、データラッチ信号制御回路５１に入力
され、常に信号切替器４０で選択されていないクロック
系に対してラッチタイミング信号５１１，５１２のいず
れかを選択して発生する。

【００７３】本実施例では、クロック１系が選択されて
いるため、データラッチタイミング信号９１１は、信号
制御回路５１において、ラッチタイミング信号５１２に
変換される。

【００７４】その結果、ＣＰＵ９５から出力された周波
数設定情報Ｎ３がデータバス９０５を介してラッチ５０
−２にロードされる。この周波数設定情報は周波数シン
セサイザ１０−２にクロック２系周波数設定情報９０１
−２として入力される。

【００７５】周波数シンセサイザ１０−２は不安定な状
態となり、ロック検出信号９２２が無効を表す低いレベ
ルとなる。

【００７６】ここで、周波数設定Ｎ３が不適当な値であ
り、周波数シンセサイザが同期しない、また出力信号が
不安定な場合にはロック検出信号９２２は低いレベルの
ままである。

【００７７】選択要求信号９０３にクロック２系を示す
高いレベルを入力しても、内部論理回路はロック検出信
号９２２が無効（低いレベル）の場合には選択情報９２
３を変化しないため、選択情報９２３はクロック１系を
示す低いレベルのままである。

【００７８】この状態では、ＣＰＵデータバスは、クロ
ック２系に接続されており、周波数設定の際には、デー
タラッチ５０−２を介して再び周波数シンセサイザ１０
−２に入力を行う事となる。

【００７９】すなわち、周波数設定値が有効で周波数シ
ンセサイザ１０−２が安定し、ロック検出信号９２２が
有効となるまで、周波数の切り替えが不可能となり、ク
ロック供給回路自ら不適切な設定を排除する機能を実現
できる。本構成では、その間もクロック１系のクロック
信号がＣＰＵに供給されるため問題はない。

【００８０】また、図１に示すクロック信号供給回路で
は、現在切替回路によって選択されているクロック系に
周波数設定情報を入力する事が可能であったため、制御
回路９０（ＣＰＵ９５）の誤動作によってクロック供給
回路も不安定となる恐れがあったが、図７の構成ではＣ
ＰＵ９５が誤動作した場合でも、出力クロック信号の安
定状態が保持される。

【００８１】

【発明の効果】以上説明したように、本発明によるクロ
ック信号切替方式では、入力された情報により発生する
信号の周波数を変更する、ＰＬＬ構成のクロック供給回
路及び、被供給回路において、出力周波数の切り替え時
に周波数，位相が安定しており、被供給回路が誤動作し
ない周波数切替手段を実現する事ができる。

【図面の簡単な説明】

【図１】本発明の一実施例である、集積回路用クロック
供給回路のブロック図である。

【図２】従来技術の問題点を説明する、クロック信号供
給系のブロック図である。

【図３】従来技術を説明する、周波数切替回路のブロッ
ク図である。

【図４】従来技術を説明する、周波数切替回路のブロッ
ク図である。

【図５】従来技術の問題点を説明する、周波数シンセサ
イザのブロック図である。

【図６】図１において、周波数切り替えタイミングを示
す信号波形図である。

【図７】本発明の一実施例である、ＣＰＵクロック周波
数変更回路のブロック図である。

【符号の説明】

１０−１…１系周波数変換手段、１０１−１…１系周波
数変換出力信号、１０−２…２系周波数変換手段、１０
１−２…２系周波数変換出力信号、２０−１…１系ロッ
ク検出器、２０−２…２系ロック検出器、３０…内部論
理回路、４０…切替回路、８０…水晶発信器、８０１…
周波数一定の信号、９０…制御回路、９０１−１…１系
周波数設定情報、９０１−２…２系周波数設定情報、９
０３…選択要求信号、９２…クロック供給回路、９２１
…１系ロック検出信号、９２２…２系ロック検出信号、
９２４…第２の集積回路クロック入力、９２５…レディ
信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一定周波数の信号を基準信号とし、位相比
   較用の信号と周波数変換信号を発生する少なくとも２個
   以上の周波数変換手段及び、該周波数変換手段内の一要
   素である位相差検出手段及び、上記位相差検出手段の入
   力信号に対して、位相差が定常的に一定範囲内になった
   事を検出するロック検出手段及び、上記ロック検出信号
   を入力として、周波数変換信号の選択情報を出力する内
   部論理回路及び、選択情報を保持する手段及び、入力さ
   れた選択情報により周波数変換信号を切替えて次段の集
   積回路へ出力する切替手段によって構成されることを特
   徴とするクロック信号供給回路。