JPH07128398A - プリント基板のテスト容易化回路実装方式 - Google Patents
プリント基板のテスト容易化回路実装方式Info
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- JPH07128398A JPH07128398A JP5272258A JP27225893A JPH07128398A JP H07128398 A JPH07128398 A JP H07128398A JP 5272258 A JP5272258 A JP 5272258A JP 27225893 A JP27225893 A JP 27225893A JP H07128398 A JPH07128398 A JP H07128398A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 高密度プリント基板の量産用自動テストを可
能にし低コストで高品質プリント基板生産を実現するこ
とである。 【構成】 一対の表面層２、信号層３、電源専用層４を
有し、バウンダリスキャンＬＳＩ５の出力端子からバウ
ンダリスキャンテスト制御信号用パターン１０及びテス
トパターン入力並びに結果出力用のパターンを引き出し
て配線し、制御信号用パターン１０の一部の配線はブラ
インドヴィアホールを使用して電源専用層４を経由させ
て行われる。非バウンダリスキャンＬＳＩの出力端子か
ら出力信号用パターン１１を引き出して配線され、通常
信号用パターンの配線は半貫通ヴィアホールを使用して
それぞれ独立に行われる。
能にし低コストで高品質プリント基板生産を実現するこ
とである。 【構成】 一対の表面層２、信号層３、電源専用層４を
有し、バウンダリスキャンＬＳＩ５の出力端子からバウ
ンダリスキャンテスト制御信号用パターン１０及びテス
トパターン入力並びに結果出力用のパターンを引き出し
て配線し、制御信号用パターン１０の一部の配線はブラ
インドヴィアホールを使用して電源専用層４を経由させ
て行われる。非バウンダリスキャンＬＳＩの出力端子か
ら出力信号用パターン１１を引き出して配線され、通常
信号用パターンの配線は半貫通ヴィアホールを使用して
それぞれ独立に行われる。
Description
【０００１】
【産業上の利用分野】本発明は、プリント基板の自動テ
ストを可能とするプリント基板のテスト容易化回路実装
方式に関し、特にバウンダリスキャンテストロジックを
装備した大規模ＬＳＩが搭載された高密度ディジタル基
板の量産用自動テストを可能とするプリント基板のテス
ト容易化回路実装方式に関するものである。
ストを可能とするプリント基板のテスト容易化回路実装
方式に関し、特にバウンダリスキャンテストロジックを
装備した大規模ＬＳＩが搭載された高密度ディジタル基
板の量産用自動テストを可能とするプリント基板のテス
ト容易化回路実装方式に関するものである。
【０００２】
【従来の技術】従来、大規模ＬＳＩが搭載された高密度
ディジタル基板の量産用自動テストは、エッジコネクタ
よりテストベクタを印可し、出力ベクタをエッジコネク
タより取り出し期待値と比較するファンクションテスト
方式、又は直接搭載部品の端子あるいはヴィアホールに
パターン印可／読みだし用のピンを具備した検査治具を
あてて当該ピン間のテストを行なうインサーキットテス
ト方式で行なわれる。両者の方式に関しては特開昭６２
−１４７３７４に詳しく述べられている。
ディジタル基板の量産用自動テストは、エッジコネクタ
よりテストベクタを印可し、出力ベクタをエッジコネク
タより取り出し期待値と比較するファンクションテスト
方式、又は直接搭載部品の端子あるいはヴィアホールに
パターン印可／読みだし用のピンを具備した検査治具を
あてて当該ピン間のテストを行なうインサーキットテス
ト方式で行なわれる。両者の方式に関しては特開昭６２
−１４７３７４に詳しく述べられている。
【０００３】又、新しくバウンダリスキャン方式とよば
れる方式が提唱されている。即ち、搭載されるＬＳＩが
その内部に、入出力端子個々に対応した内部バッファを
保持し、それらを直列に１列でつなぐテスト用データバ
スとコントロール用テストロジックを備え、基板上で上
記データバスを直列につなぐ事によりＬＳＩ内部を考慮
せずに搭載ＬＳＩ間の接続試験を自動で行なう方式であ
る。
れる方式が提唱されている。即ち、搭載されるＬＳＩが
その内部に、入出力端子個々に対応した内部バッファを
保持し、それらを直列に１列でつなぐテスト用データバ
スとコントロール用テストロジックを備え、基板上で上
記データバスを直列につなぐ事によりＬＳＩ内部を考慮
せずに搭載ＬＳＩ間の接続試験を自動で行なう方式であ
る。
【０００４】
【発明が解決しようとする課題】上述した従来の方式
は、大規模なＬＳＩが複数搭載される高密度のディジタ
ル基板に対しては以下の問題点を抱えている。即ち、フ
ァンクションテスト方式は故障検出率の高いテストベク
タを設計する事が現実的には不可能であり、インサーキ
ットテスト方式はすべての検査ポイントをカバーするよ
うな検査治具を用意する事が物理的、経済的に困難であ
る。又、バウンダリスキャン方式はそのためのテストロ
ジックをＬＳＩに装備するためのコストが高く、プリン
ト基板に搭載されるすべてのＬＳＩに対して、バウンダ
リスキャン方式を適用する事が困難である。
は、大規模なＬＳＩが複数搭載される高密度のディジタ
ル基板に対しては以下の問題点を抱えている。即ち、フ
ァンクションテスト方式は故障検出率の高いテストベク
タを設計する事が現実的には不可能であり、インサーキ
ットテスト方式はすべての検査ポイントをカバーするよ
うな検査治具を用意する事が物理的、経済的に困難であ
る。又、バウンダリスキャン方式はそのためのテストロ
ジックをＬＳＩに装備するためのコストが高く、プリン
ト基板に搭載されるすべてのＬＳＩに対して、バウンダ
リスキャン方式を適用する事が困難である。
【０００５】本発明は、上記問題点を解決し、プリント
基板を多層構造にし、貫通孔を用いて配線を行うことに
より、バウンダリスキャンテストロジックを装備してい
るＬＳＩ群に対するバウンダリスキャン方式自動テスト
と、バウンダリスキャンテストロジックを装備していな
いＬＳＩ群に対するファンクション方式自動テストを同
時に行うことを可能にするプリント基板のテスト容易化
回路実装方式を提供することを目的とする。
基板を多層構造にし、貫通孔を用いて配線を行うことに
より、バウンダリスキャンテストロジックを装備してい
るＬＳＩ群に対するバウンダリスキャン方式自動テスト
と、バウンダリスキャンテストロジックを装備していな
いＬＳＩ群に対するファンクション方式自動テストを同
時に行うことを可能にするプリント基板のテスト容易化
回路実装方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、一対の
電源専用層を有し、該電源専用層を挟み込むようにその
両側に一対の第１及び第２の信号層、前記第１及び第２
の信号層を挟み込むようにその両側に一対の第３及び第
４の表面層を備え、前記第３の表面層にはパラレルシリ
アル変換手段、エッジコネクタ、バウンダリスキャンテ
ストロジックを装備した複数の搭載ＬＳＩ、及びバウン
ダリスキャンテストロジックを装備していない複数の搭
載ＬＳＩが設けられ、前記電源専用層の一方の層を使用
して前記バウンダリスキャンテストロジックを装備した
複数の搭載ＬＳＩの出力端子からバウンダリスキャンテ
スト制御信号用パターン及びテストパターン入力並びに
結果出力用のパターンを引き出して配線し、該制御信号
用パターンの一部の配線はブラインドヴィアホールを使
用して前記電源専用層の他方の層を経由させて行われ、
前記電源専用層の他方の層を使用して前記バウンダリス
キャンテストロジックを装備していない複数の搭載ＬＳ
Ｉの出力端子から出力信号用パターンを引き出して、該
出力信号用パターンは前記パラレルシリアル変換手段を
経由して前記エッジコネクタに配線され、通常信号用パ
ターンの配線を前記第１の層と前記第３の層の間の貫通
孔及び前記第２の層と前記第４の層の間の貫通孔を使用
してそれぞれ独立に行うことを特徴とするプリント基板
のテスト容易化回路実装方式が得られる。
電源専用層を有し、該電源専用層を挟み込むようにその
両側に一対の第１及び第２の信号層、前記第１及び第２
の信号層を挟み込むようにその両側に一対の第３及び第
４の表面層を備え、前記第３の表面層にはパラレルシリ
アル変換手段、エッジコネクタ、バウンダリスキャンテ
ストロジックを装備した複数の搭載ＬＳＩ、及びバウン
ダリスキャンテストロジックを装備していない複数の搭
載ＬＳＩが設けられ、前記電源専用層の一方の層を使用
して前記バウンダリスキャンテストロジックを装備した
複数の搭載ＬＳＩの出力端子からバウンダリスキャンテ
スト制御信号用パターン及びテストパターン入力並びに
結果出力用のパターンを引き出して配線し、該制御信号
用パターンの一部の配線はブラインドヴィアホールを使
用して前記電源専用層の他方の層を経由させて行われ、
前記電源専用層の他方の層を使用して前記バウンダリス
キャンテストロジックを装備していない複数の搭載ＬＳ
Ｉの出力端子から出力信号用パターンを引き出して、該
出力信号用パターンは前記パラレルシリアル変換手段を
経由して前記エッジコネクタに配線され、通常信号用パ
ターンの配線を前記第１の層と前記第３の層の間の貫通
孔及び前記第２の層と前記第４の層の間の貫通孔を使用
してそれぞれ独立に行うことを特徴とするプリント基板
のテスト容易化回路実装方式が得られる。
【０００７】さらに、本発明によれば、前記貫通孔が半
貫通ヴィアホールであることを特徴とするプリント基板
のテスト容易化回路実装方式が得られる。
貫通ヴィアホールであることを特徴とするプリント基板
のテスト容易化回路実装方式が得られる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明する図である。対象
となるプリント基板１は６層で構成され、便宜上、上層
より順番に第１層、第２層と呼ぶ事にし、最下層を第６
層と呼ぶ事にする。
る。図１は本発明の一実施例を説明する図である。対象
となるプリント基板１は６層で構成され、便宜上、上層
より順番に第１層、第２層と呼ぶ事にし、最下層を第６
層と呼ぶ事にする。
【０００９】第１層及び第２層が通常信号用銅箔パター
ンの表面層２、第５層及び第６層が通常信号用銅箔パタ
ーンの信号層（配線層）３であり、内側の第３層、第４
層が電源グランド用銅箔パターン専用の電源グランド層
（電源専用層）４である。又、第１層の信号層には、バ
ウンダリスキャンテストロジックを装備したＬＳＩ（Ｄ
ＩＰ型）５が２個、バウンダリスキャンテストロジック
を装備していないＬＳＩ（ＤＩＰ型であり、以下、非バ
ウンダリスキャンＬＳＩと呼ぶ）６が２個搭載されてい
る。エッジコネクタ７及び、各ＬＳＩ間の通常回路の配
線は、第１層と第２層間の半貫通ヴィアホール８、及び
第５層と第６層間の半貫通ヴィアホール９を使用して、
第１層及び第２層、第５層及び第６層のペア層内で独立
に行われる。この場合、配線は第３層及び第４層の電源
グランド用銅箔パターンに影響を与えない。
ンの表面層２、第５層及び第６層が通常信号用銅箔パタ
ーンの信号層（配線層）３であり、内側の第３層、第４
層が電源グランド用銅箔パターン専用の電源グランド層
（電源専用層）４である。又、第１層の信号層には、バ
ウンダリスキャンテストロジックを装備したＬＳＩ（Ｄ
ＩＰ型）５が２個、バウンダリスキャンテストロジック
を装備していないＬＳＩ（ＤＩＰ型であり、以下、非バ
ウンダリスキャンＬＳＩと呼ぶ）６が２個搭載されてい
る。エッジコネクタ７及び、各ＬＳＩ間の通常回路の配
線は、第１層と第２層間の半貫通ヴィアホール８、及び
第５層と第６層間の半貫通ヴィアホール９を使用して、
第１層及び第２層、第５層及び第６層のペア層内で独立
に行われる。この場合、配線は第３層及び第４層の電源
グランド用銅箔パターンに影響を与えない。
【００１０】テスト用回路として、４本のバウンダリス
キャンテスト制御信号用パターン１０（銅箔パターン）
を第４層で配線し、さらに、第３層を使用して非バウン
ダリスキャンＬＳＩの出力端子から通常信号配線とは別
に出力信号用パターン１１（銅箔パターン）を引き出
し、それらをまとめて第１層に用意されたパラレルシリ
アル変換回路１２へ入力させる。パラレルシリアル変換
回路１２の出力はエッジコネクタ７の空き端子１３へと
接続される。
キャンテスト制御信号用パターン１０（銅箔パターン）
を第４層で配線し、さらに、第３層を使用して非バウン
ダリスキャンＬＳＩの出力端子から通常信号配線とは別
に出力信号用パターン１１（銅箔パターン）を引き出
し、それらをまとめて第１層に用意されたパラレルシリ
アル変換回路１２へ入力させる。パラレルシリアル変換
回路１２の出力はエッジコネクタ７の空き端子１３へと
接続される。
【００１１】図２はバウンダリスキャンテストロジック
を搭載したＬＳＩに対するバウンダリスキャンテスト用
付加回路（図示せず）の配線の一実施例を説明する図で
ある。前記バウンダリスキャンテスト用付加回路からは
バウンダリスキャンテスト制御信号用パターンを通し
て、テスト動作をコントロールするクロック信号（ＴＣ
Ｋ）２１、モード信号（ＴＭＳ）２２、及びリセット信
号（ＴＲＳ）２３が出力され、さらにテストパターン入
力及び結果出力用のバスパターン（ＴＤＩ−ＴＤＯ）２
４を通してテストパターン入力及び結果出力用の信号が
出力され、それぞれエッジコネクタ２５に入力される。
尚、エッジコネクタ２５は、５個の空き端子が必要とな
る。
を搭載したＬＳＩに対するバウンダリスキャンテスト用
付加回路（図示せず）の配線の一実施例を説明する図で
ある。前記バウンダリスキャンテスト用付加回路からは
バウンダリスキャンテスト制御信号用パターンを通し
て、テスト動作をコントロールするクロック信号（ＴＣ
Ｋ）２１、モード信号（ＴＭＳ）２２、及びリセット信
号（ＴＲＳ）２３が出力され、さらにテストパターン入
力及び結果出力用のバスパターン（ＴＤＩ−ＴＤＯ）２
４を通してテストパターン入力及び結果出力用の信号が
出力され、それぞれエッジコネクタ２５に入力される。
尚、エッジコネクタ２５は、５個の空き端子が必要とな
る。
【００１２】エッジコネクタ２５はＤＩＰ型部品であ
り、端子の足が６層を貫通しているため全ての銅箔パタ
ーン（２１〜２４）は主に第４層を使って配線され、銅
箔パターン２２，２３の一部は、ブラインドヴィアホー
ル２６で第３層を経由して配線され、エッジコネクタ２
５の入力端子へ接続される。
り、端子の足が６層を貫通しているため全ての銅箔パタ
ーン（２１〜２４）は主に第４層を使って配線され、銅
箔パターン２２，２３の一部は、ブラインドヴィアホー
ル２６で第３層を経由して配線され、エッジコネクタ２
５の入力端子へ接続される。
【００１３】図３は非バウンダリスキャンＬＳＩに対す
るテスト用付加回路（図示せず）の配線の一実施例を説
明する図である。非バウンダリスキャンＬＳＩ６の出力
端子３１それぞれから第３層を使用して出力信号を直接
取り出す銅箔パターン３２を引き回して、個々の銅箔パ
ターンが互いに接触する事のないように注意しながら第
１層に用意されたパラレルシリアル変換回路３３の入力
端子へ接続する。
るテスト用付加回路（図示せず）の配線の一実施例を説
明する図である。非バウンダリスキャンＬＳＩ６の出力
端子３１それぞれから第３層を使用して出力信号を直接
取り出す銅箔パターン３２を引き回して、個々の銅箔パ
ターンが互いに接触する事のないように注意しながら第
１層に用意されたパラレルシリアル変換回路３３の入力
端子へ接続する。
【００１４】図４はパラレルシリアル変換回路とエッジ
コネクタの接続の一実施例を説明する図である。パラレ
ル入力（合計８本）された信号を直接取り出す銅箔パタ
ーン４１を引き出し、パラレルシリアル変換回路３３を
通って１本のシリアル出力に変換して、シリアル出力パ
ターン４２によって、前記シリアル出力はエッジコネク
タ２５の空き端子４３へ第４層を使用して入力される。
コネクタの接続の一実施例を説明する図である。パラレ
ル入力（合計８本）された信号を直接取り出す銅箔パタ
ーン４１を引き出し、パラレルシリアル変換回路３３を
通って１本のシリアル出力に変換して、シリアル出力パ
ターン４２によって、前記シリアル出力はエッジコネク
タ２５の空き端子４３へ第４層を使用して入力される。
【００１５】図５は通常信号用銅箔パターンの配線の一
実施例を説明する図である。通常信号用銅箔パターンは
第１層並びに第２層間及び第５層並びに第６層間の半貫
通ヴィアホール５１を使用してそれぞれのペア層内で目
的の配線を行なう。
実施例を説明する図である。通常信号用銅箔パターンは
第１層並びに第２層間及び第５層並びに第６層間の半貫
通ヴィアホール５１を使用してそれぞれのペア層内で目
的の配線を行なう。
【００１６】以上の実装方式により完成したプリント基
板に対して、バウンダリスキャン搭載ＬＳＩに関しては
バウンダリスキャン方式による自動テストが可能とな
り、残りの非バウンダリスキャンＬＳＩに関する自動テ
ストも以下の手順で可能となる。最後に非バウンダリス
キャンＬＳＩに関する自動テストの手順を説明する。
板に対して、バウンダリスキャン搭載ＬＳＩに関しては
バウンダリスキャン方式による自動テストが可能とな
り、残りの非バウンダリスキャンＬＳＩに関する自動テ
ストも以下の手順で可能となる。最後に非バウンダリス
キャンＬＳＩに関する自動テストの手順を説明する。
【００１７】図６は非バウンダリスキャンＬＳＩに関す
る自動テストの手順を説明するフローチャートである。
まずバウンダリスキャン方式でテストされた以外のテス
ト対象範囲をきりだしその部分に対する論理シミュレー
ションを実施（ステップ６１）する。この時、入力端子
はエッジコネクタ端子とし、非バウンダリスキャンＬＳ
Ｉ５の各出力端子の出力信号を期待値として保存（ステ
ップ６２）する。次に、入力テストベクタをエッジコネ
クタ２５（図４参照）から基板に流し込み、各ＬＳＩの
出力端子から出力された信号がパラレルシリアル変換回
路３３（図４参照）を経由してエッジコネクタ２５より
出力される（ステップ６３）。この出力信号を事前に保
存しておいた論理シミュレーションの出力信号と比較す
る（ステップ６４）ことによりファンクションテスト方
式と同様に自動テストを簡単に行うことができる。
る自動テストの手順を説明するフローチャートである。
まずバウンダリスキャン方式でテストされた以外のテス
ト対象範囲をきりだしその部分に対する論理シミュレー
ションを実施（ステップ６１）する。この時、入力端子
はエッジコネクタ端子とし、非バウンダリスキャンＬＳ
Ｉ５の各出力端子の出力信号を期待値として保存（ステ
ップ６２）する。次に、入力テストベクタをエッジコネ
クタ２５（図４参照）から基板に流し込み、各ＬＳＩの
出力端子から出力された信号がパラレルシリアル変換回
路３３（図４参照）を経由してエッジコネクタ２５より
出力される（ステップ６３）。この出力信号を事前に保
存しておいた論理シミュレーションの出力信号と比較す
る（ステップ６４）ことによりファンクションテスト方
式と同様に自動テストを簡単に行うことができる。
【００１８】
【発明の効果】本発明によれば、従来の方式では不十分
であった、大規模ＬＳＩが複数個搭載された高密度ディ
ジタル基板の自動テストを可能にし、バウンダリスキャ
ンテストロジックを装備しているＬＳＩ群に対するバウ
ンダリスキャン方式自動テストと、バウンダリスキャン
テストロジックを装備していないＬＳＩ群に対するファ
ンクション方式自動テストを同時に行うことを可能にす
る。又、低コストで高品質プリント基板生産を可能にす
る。
であった、大規模ＬＳＩが複数個搭載された高密度ディ
ジタル基板の自動テストを可能にし、バウンダリスキャ
ンテストロジックを装備しているＬＳＩ群に対するバウ
ンダリスキャン方式自動テストと、バウンダリスキャン
テストロジックを装備していないＬＳＩ群に対するファ
ンクション方式自動テストを同時に行うことを可能にす
る。又、低コストで高品質プリント基板生産を可能にす
る。
【図１】本発明の構成の一実施例を説明する図である。
【図２】バウンダリスキャンテスト用付加回路の配線の
一実施例を説明する図である。
一実施例を説明する図である。
【図３】非バウンダリスキャンＬＳＩに対するテスト用
付加回路の配線の一実施例を説明する図である。
付加回路の配線の一実施例を説明する図である。
【図４】パラレルシリアル変換回路とエッジコネクタの
接続の一実施例を説明する図である。
接続の一実施例を説明する図である。
【図５】通常信号用銅箔パターンの配線の一実施例を説
明する図である。
明する図である。
【図６】非バウンダリスキャンＬＳＩに関する自動テス
トの手順を説明するフローチャートである。
トの手順を説明するフローチャートである。
１ プリント基板 ２ 表面層 ３ 信号層 ４ 電源グランド層 ５ バウンダリスキャンＬＳＩ ６ 非バウンダリスキャンＬＳＩ ７，２５ エッジコネクタ ８，９ 半貫通ヴィアホール １０ バウンダリスキャンテスト制御信号用パターン １１ 出力信号用パターン １２，３３ パラレルシリアル変換回路 ２６ ブラインドヴィアホール
Claims (2)
- 【請求項１】 一対の電源専用層を有し、該電源専用層
を挟み込むようにその両側に一対の第１及び第２の信号
層、前記第１及び第２の信号層を挟み込むようにその両
側に一対の第３及び第４の表面層を備え、前記第３の表
面層にはパラレルシリアル変換手段、エッジコネクタ、
バウンダリスキャンテストロジックを装備した複数の搭
載ＬＳＩ、及びバウンダリスキャンテストロジックを装
備していない複数の搭載ＬＳＩが設けられ、前記電源専
用層の一方の層を使用して前記バウンダリスキャンテス
トロジックを装備した複数の搭載ＬＳＩの出力端子から
バウンダリスキャンテスト制御信号用パターン及びテス
トパターン入力並びに結果出力用のパターンを引き出し
て配線し、該制御信号用パターンの一部の配線はブライ
ンドヴィアホールを使用して前記電源専用層の他方の層
を経由させて行われ、前記電源専用層の他方の層を使用
して前記バウンダリスキャンテストロジックを装備して
いない複数の搭載ＬＳＩの出力端子から出力信号用パタ
ーンを引き出して、該出力信号用パターンは前記パラレ
ルシリアル変換手段を経由して前記エッジコネクタに配
線され、通常信号用パターンの配線を前記第１の層と前
記第３の層の間の貫通孔及び前記第２の層と前記第４の
層の間の貫通孔を使用してそれぞれ独立に行うことを特
徴とするプリント基板のテスト容易化回路実装方式。 - 【請求項２】 請求項１記載のテスト容易化回路実装方
式において、前記貫通孔が半貫通ヴィアホールであるこ
とを特徴とするプリント基板のテスト容易化回路実装方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272258A JP3037043B2 (ja) | 1993-10-29 | 1993-10-29 | プリント基板のテスト容易化回路実装方式 |
| US08/331,174 US5500862A (en) | 1993-10-29 | 1994-10-28 | Multi-layer digital circuit board with a test pattern section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272258A JP3037043B2 (ja) | 1993-10-29 | 1993-10-29 | プリント基板のテスト容易化回路実装方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07128398A true JPH07128398A (ja) | 1995-05-19 |
| JP3037043B2 JP3037043B2 (ja) | 2000-04-24 |
Family
ID=17511346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272258A Expired - Lifetime JP3037043B2 (ja) | 1993-10-29 | 1993-10-29 | プリント基板のテスト容易化回路実装方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500862A (ja) |
| JP (1) | JP3037043B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473266B1 (ko) * | 2000-12-30 | 2005-03-07 | 엘지전자 주식회사 | 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트패턴의 생성방법 |
Families Citing this family (8)
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|---|---|---|---|---|
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