JPH07130986A - 電荷検出装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 寄生容量を削減することにより、電荷検出装
置の高感度化および出力信号へのノイズ混入を防止す
る。またリーク電流を減少させることにより、安定した
出力信号を得る。 【構成】 Ｐウェル３は空乏化されておらず、浮遊容量
拡散領域ＦＤ100のｎ^＋領域と接触しないばかりでな
く、リセットドレインＲＤ99のｎ^＋領域にも接触してい
ない。したがって、ＦＤ100と接触しているのは、Ｐウ
ェル３よりも低濃度なＰウェル102であるため、ＰＮ接
合容量は従来よりも低下している。つまり、空乏化され
ているＰウェル102を間に挟むため、Ｐウェル３の変動
によって空乏層厚が変動しても、その変動比率は従来よ
りも少なくなる。 さらに、リセットゲートＲＧ98から印加されるφＲにつ
いても、ＲＤ99（ｎ^＋領域）がＰウェル３などのＰ領域
と接触せず、Ｐ⁻領域（Ｐウェル102）と接触するた
め、φＲの混入も非常に少なくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電荷結合素子(以下、Ｃ
ＣＤという)において、電荷電圧変換を行う電荷検出装
置およびその駆動方法に関するものである。

【０００２】

【従来の技術】ＣＣＤにおいては信号電荷を低雑音検出
および増幅することが要求される。ＣＣＤの電荷検出装
置の代表的なものとしては、フローティング・ディフュ
ージョン・アンプ(Floating Diffusion Amplifier、以
下、ＦＤＡと略記する)とフローティング・ゲート・ア
ンプ(Floating Gate Amplifier、以下、ＦＧＡと略記す
る)があった。前者のＦＤＡは最も普及しているもので
あり、図10はＦＤＡを用いた従来のＣＣＤ装置の全体図
を示す。ＰＤ(フォトダイオード)90に入射した光子は、
電荷に変換されＰＤ90内に蓄積される。一定時間後、信
号電荷はＶＣＣＤ91に読み出され、ＨＣＣＤ92を経てＦ
ＤＡ93に入力され、電圧として検出される。このような
ＦＤＡでは、リセット雑音が発生するという問題があっ
た。一方、後者のＦＧＡでは、非破壊でリセット雑音の
ない増幅器を実現可能であるという特徴があった。

【０００３】ＦＧＡに関しては、アイ・エス・エス・シ
ー・シー、ダイジェスト・オブ・テクニカルペーパーズ
(1973年)の154頁−155頁(ISSCC Digest of TechnicalPa
pers(1973)p.154−155)に発表されている。また、アー
ル・シー・エー・レビュー36(1975年 ９月)の566頁−59
3頁(RCA REVIEW 36(SEPTEMBER, 1975)p.566−593)に
は、ＦＤＡ，ＦＧＡについて記載されている。

【０００４】図11は従来のＦＧＡの寄生容量説明図であ
り、フローティングゲート(以下、ＦＧと略記する)95下
に信号電荷Ｑが入力した場合の断面を示している。Ｓi
基板上にゲート酸化膜96を挟んで、ポリシリコンによっ
てＦＧ95が形成される。

【０００５】ＳiＯ₂で絶縁膜を形成後、アルミニウムや
タングステンによってバイアスゲート(以下、ＢＧと略
記する)94が形成される。このときの容量Ｃ１は信号電
荷ＱとＦＧ95間の容量、容量Ｃ２はＦＧ95とＢＧ94間の
容量、容量Ｃ３は信号電荷ＱとＰ型基板間の空乏層容
量、

【０００６】

【外１】

【０００７】容量Ｃ５はＭＯＳトランジスタ(以下、Ｔr
と略記する)の入力容量である。ＭＯＳＴrはソースフォ
ロワ(図示していない)を構成し、信号電圧を低出力イン
ピーダンスに変換して出力する。つまりＦＧ95は電荷検
出用ゲートと初段Ｔrのゲートを兼ねたことになる。こ
のような寄生容量が存在した状態で、ＦＧ95下に信号電
荷Ｑが入力された場合、ＦＧ95には(数１)に従ってΔＶ
だけの電圧変化が現れる。ＦＧ95の動作点電位は、ＢＧ
94の電位を制御することにより決められる。以上説明し
たＦＧＡは、図10のＦＤＡ93に置き換わって動作するも
のである。

【０００８】

【数１】

【０００９】

【発明が解決しようとする課題】しかしながら上述した
ＦＤＡを備えた従来の電荷検出装置では、φＨ１，φＨ
２およびリセットパルスφＲ(ＲＧ98に加わる信号…図1
3参照)が出力信号に飛び込むという現象があった。

【００１０】図12は従来のＦＤＡの波形図であり、(a)
が理想波形、(b)が実際の波形である。しかし、実際の
φＨ１，φＨ２(図略)，φＲ信号は(b)のようにリンギ
ング等が発生し、出力信号にノイズとして混入してい
た。したがって、(b)ではサンプリングが正確に行えな
いため、後段のノイズリダクション回路が十分に機能し
ていなかった。

【００１１】図13は従来のＦＤＡ周辺の断面図であり、
96はゲート酸化膜、97はアウトプットゲートＯＧ，98は
リセットゲートＲＧ、99はリセットドレインＲＤであ
る。Ｐウェル102(Ｐ~領域)はＰウェル101(Ｐ領域)濃度
より薄くなっており、ほとんど空乏化されている。ノイ
ズ混入は、φＨ１，φＨ２，φＲがゲート酸化膜96を介
して高抵抗であるＰウェル101に伝わることに起因して
いる。

【００１２】

【外２】

【００１３】また、一般的にはＲＤ99とソースフォロワ
の電源が共通であるため、φＨ１，φＨ２，φＲはＲＤ
99を介してソースフォロワ電源に伝わり、出力信号に混
入されてもいた。

【００１４】また、ＦＧＡを備えた従来の電荷検出装置
では、電荷検出感度が低いという課題があった。(数１)
から考えれば、Ｃ１が大きく、Ｃ３が小さいほど検出感
度は向上する。しかしながらＣ１，Ｃ３とも限界が存在
するのに加えて、ＦＧ95をソースフォロワの初段Ｔrま
で伸ばす必要があるため、寄生容量を大幅に削減できな
かった。さらに実際のＦＧＡでは、(数１)以上の寄生容
量が付加されていた。

【００１５】図14は従来のＦＧＡ周辺の平面図(a)と断
面図(b)であり、図10に示すＨＣＣＤ92上に形成された
ゲートにφＨ１，φＨ２が印加されることにより信号電
荷が転送される。信号電荷は、アウトプットゲートＯＧ
97を越えてＦＧ95下に転送され、電荷電圧変換が行われ
る。ＦＧ95で検出された信号電荷Ｑは、ＦＤＡと同様に
リセットゲートＲＧ98によって、リセットドレインＲＤ
99に排出される。

【００１６】図14より明らかなように、ＦＧ95とＯＧ9
7，ＲＧ98がオーバーラップしている。これはＨＣＣＤ9
2と同様にＦＧ95を配置したためであり、ＦＧ95とＯＧ9
7の間にＣ６、ＦＧ95とＲＧ98間にＣ７の容量が新たに
付加されている。これらの結果、ＦＧＡの感度はＦＤＡ
に比較して４〜５割低くなっていた。

【００１７】さらに、ＦＧ95はその名のとおり電気的に
フローティング状態であり、ほんの少しでもリーク電流
が存在した場合、電位変動となる。この電位変動がソー
スフォロワの動作点変動となり、出力信号の変動となっ
て現れてくる。現状、どのような絶縁膜でもリーク電流
を零にするのは不可能であり、特にＦＧ95の電位が高く
なるとリーク電流が増加する傾向にあった。また、図14
のような構成では、Ｓi基板上にアルミ(ＢＧ94)の端部
が形成される。つまりエッチングの境界がＳi基板上に
できた場合、この境界付近に応力がかかりＦＧ95のリー
ク電流増加という現象も観測されていた。

【００１８】本発明はかかる点に鑑み、低ノイズで電荷
検出感度が高く、リーク電流の影響をほとんど受けない
電荷検出装置およびその駆動方法の提供を目的とする。

【００１９】

【課題を解決するための手段】本発明は上記課題を解決
するため、次の各手段により達成される。

【００２０】まず、本発明の電荷検出装置の第１は、半
導体基板上に形成された第１のウェルと、前記第１のウ
ェルより高濃度である第２のウェルと、信号電荷を蓄積
し信号電圧に変換する電荷電圧変換手段と、前記電荷電
圧変換手段に蓄積された信号電荷を排出するリセットド
レインからなり、前記第２のウェルと前記電荷電圧変換
手段およびリセットドレインが接触しないことを特徴と
する。

【００２１】第２は、信号電荷を蓄積し信号電圧に変換
する電荷電圧変換手段と、前記電荷電圧変換手段に蓄積
された信号電荷を排出するリセットドレインと、前記信
号電圧を低インピーダンス化するソースフォロワからな
り、前記ソースフォロワへ供給する電源にはローパスフ
ィルタを入れるか、もしくは別電源とすることを特徴と
する。

【００２２】第３は、半導体基板上に形成された複数の
ゲートからなる電荷転送手段と、前記電荷転送手段の最
後部に形成されたフローティングゲートと、前記フロー
ティングゲート上に絶縁膜を介して形成されるバイアス
ゲートからなり、前記電荷転送手段の電荷蓄積面積より
前記フローティングゲートの電荷蓄積面積の方が小さい
ことを特徴とする。

【００２３】第４は、半導体基板上に形成された第１の
ウェルと、前記第１のウェルより高濃度である第２のウ
ェルと、前記第２のウェルと同時に制作されかつ分離さ
れている第３のウェルと、第３のウェル上に絶縁膜を介
して形成されるバイアスゲートと、第３のウェルと接続
されたソースフォロワからなることを特徴とする。

【００２４】第５は、半導体基板上に形成された複数の
ゲートからなる電荷転送手段と、前記電荷転送手段の最
後部に形成されたフローティングゲートと、前記フロー
ティングゲートが初段トランジスタを兼ねているソース
フォロワと、前記ソースフォロワと前記電荷転送手段を
分離するフィールド酸化膜と、前記フローティングゲー
ト上に絶縁膜を介して形成されるバイアスゲートからな
り、前記バイアスゲートと前記フローティングゲートが
前記フィールド酸化膜上でオーバーラップしていること
を特徴とする。

【００２５】第６は、半導体基板上に形成された複数の
ゲートからなる電荷転送手段と、前記電荷転送手段の最
後部に形成されたフローティングゲートと、前記フロー
ティングゲート上に絶縁膜を介して形成されるバイアス
ゲートと、前記フローティングゲート下に蓄積された信
号電荷の排出信号を与えるリセットゲートからなり、前
記フローティングゲートは前記電荷転送手段および前記
リセットゲートとオーバーラップしないことを特徴とす
る。

【００２６】第７は、半導体基板上に形成された埋め込
みチャネルと、前記埋め込みチャネル上に絶縁膜を介し
て形成された複数のゲートからなる電荷転送手段と、前
記電荷転送手段の最後部に形成されたフローティングゲ
ートと、前記フローティングゲートの信号電圧を低イン
ピーダンス化するソースフォロワと、前記フローティン
グゲート上に絶縁膜を介して形成されるバイアスゲート
からなり、前記フローティングゲートは前記埋め込みチ
ャネル上のみに形成されることを特徴とする。

【００２７】第８は、半導体基板上に形成された埋め込
みチャネルと、前記埋め込みチャネル上に絶縁膜を介し
て形成された複数のゲートからなる電荷転送手段と、前
記電荷転送手段の最後部に形成されたフローティングゲ
ートと、前記フローティングゲートの信号電圧を低イン
ピーダンス化するソースフォロワと、前記フローティン
グゲート下に絶縁膜を介して形成されるバイアスゲート
からなり、前記フローティングゲートは前記埋め込みチ
ャネル上のみに形成され、前記ソースフォロワはトラン
ジスタ活性領域のみに形成されていることを特徴とす
る。

【００２８】第９は、半導体基板上に形成された埋め込
みチャネルと、前記埋め込みチャネル上に絶縁膜を介し
て形成された複数のゲートからなる電荷転送手段と、前
記電荷転送手段の最後部に形成されたフローティングゲ
ートと、前記フローティングゲート上に絶縁膜を介して
形成されるバイアスゲートからなり、前記フローティン
グゲート下にＮ型不純物の注入を行うことを特徴とす
る。

【００２９】次に本発明の電荷検出装置の駆動方法の第
１は、前記各手段におけるバイアスゲートを有する電荷
検出装置において、水平および垂直ブランキング期間と
動作期間では異なる電圧でバイアスゲートを駆動するこ
とを特徴とする。

【００３０】また、第２は、前記各手段におけるバイア
スゲートとリセットゲートを有する電荷検出装置におい
て、バイアスゲートとリセットゲートは逆相で駆動する
ことを特徴とする。

【００３１】

【作用】本発明は上記した電荷検出装置およびその駆動
方法により、ＦＤＡ出力信号へのノイズ混入を削減し、
ＦＧＡの感度向上を妨げる寄生容量を大幅に削減でき
る。また、リーク電流が発生しても、リセット動作によ
りＦＧ電位はほとんど変動しなくなる。

【００３２】

【実施例】図１は本発明の第１の実施例におけるＦＤＡ
周辺の断面図とソースフォロア電源との接続図である。
第１の実施例の特徴は、従来の図13に示すＰウェル101
を縮小してＰウェル３としたことにある。

【００３３】

【外３】

【００３４】したがって、ＦＤ100と接触しているの
は、Ｐウェル３よりも低濃度なＰウェル102であるた
め、ＰＮ接合容量は従来よりも低下している。またＰウ
ェル３とＦＤ100間には空乏層が広がっており、Ｐウェ
ル３の電位変動(ノイズ混入)が生じても、ＰＮ接合容量
の変動は従来よりもはるかに小さくなる。つまり、空乏
化されているＰウェル102を間に挟むため、Ｐウェル３
の変動によって空乏層厚が変動しても、その変動比率は
従来よりも少なくなる。

【００３５】

【外４】

【００３６】またＲＤ99に伝わったφＨ１，φＨ２，φ
Ｒノイズは、電源Ｖ_RDを通じてソースフォロワ１の電源
に侵入する。そこで第１の実施例では、ソースフォロワ
１の電源Ｖ_RDに、Ｒ１，Ｃ10からなるローパスフィルタ
ー(以下、ＬＰＦと略記する)を設けている。この結果、
電源電圧の変動もなくなり、出力信号Ｖ_oへのノイズ混
入はさらに小さくなる。なお、ソースフォロワ１だけを
別電源にしても同様の結果は得られるし、さらにＬＰＦ
を設けることにより、一段とノイズ混入は少なくなる。

【００３７】図２は本発明の第２の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＢ−Ｂ′断面図(b)である。第
２の実施例の特徴は、電荷転送部よりも電荷検出部の面
積を縮小したことにある。電荷転送部面積をＬ×Ｗ、電
荷検出部面積をＬ′×Ｗ′とすれば、Ｌ×Ｗ＞Ｌ′×
Ｗ′が成り立つ。ＦＧ95下に蓄積できる電荷量は、ＯＧ
97，ＦＧ95およびＲＧ98のＯＦＦ電位の関係によって決
められる。ＯＧ97，ＲＧ98を従来と同じとすれば、ＦＧ
95の電位、つまり、ＢＧ94に従来よりも高い電圧を印加
してやれば動作可能である。第２の実施例の場合、電荷
検出部のＦＧ95の面積が縮小されているため、従来に比
較してＣ１，Ｃ２，Ｃ３が小さくなっている。また，Ｆ
Ｇ95とＯＧ97，ＲＧ98のオーバーラップ面積も削減され
るため、容量Ｃ６，Ｃ７も小さくなる。(数１)の分母に
Ｃ６，Ｃ７を加えた従来の寄生容量をＣ_FG、第２の実施
例の寄生容量をＣ_Nとすれば、明らかにＣ_N＜Ｃ_FGとな
る。寄生容量が削減でき、電荷検出感度も向上する。

【００３８】図３は本発明の第３の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＣ−Ｃ′断面図(b)と(b)図の
拡大Ｄ−Ｄ′断面図(c)である。第３の実施例の特徴
は、フローティングゲートＦＧをＰウェル４(Ｐ領域)、
バイアスゲートＢＧ５をポリシリコンで形成することに
ある。

【００３９】

【外５】

【００４０】Ｐウェル４は、周辺のＰウェル101と同時
に制作されるものであるが、互いに接触していない。ま
た、Ｐウェル102(Ｐ~領域)はほとんど空乏化されている
ため、Ｐウェル４はフローティング状態である。

【００４１】また、バイアスゲートＢＧ５とフローティ
ングゲートＦＧ(Ｐウェル４)の距離が短い程、バイアス
ゲートＢＧ５に印加する電圧は低くてもよい。そこで第
３の実施例では、バイアスゲートＢＧ５をポリシリコン
で形成している。なお、バイアスゲートを従来通り金属
(アルミ，タングステン)で形成しても、印加電圧が高く
なるだけで特に問題はない。Ｐウェル４はＰ層であるた
め、ソースフォロワとの接続はコンタクト孔７にＰ型不
純物(Ａs等)を拡散し、アルミニウム配線により行って
いる。この結果、フローティングゲートＦＧ(Ｐウェル
４)と信号電荷(ｎ層内)間距離が短くなり、(数１)にお
けるＣ１が増大する。したがって、寄生容量が削減でき
電荷検出感度も向上する。

【００４２】図４は本発明の第４の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＥ−Ｅ′断面図(b)である。第
４の実施例の特徴は、ＢＧ８とＦＧ95とのオーバーラッ
プを、フィールド酸化膜９上で行うことにある。６はソ
ースフォロワの初段Ｔrであり、実施例１で示したソー
スフォロワ１と同様である。フィールド酸化膜９は熱酸
化によって形成されたＳiＯ₂の厚膜である。課題で述べ
たように、Ｓi基板上にアルミのエッチング端部が形成
されるとＦＧ95のリーク電流が増加する。第５の実施例
では、アルミのエッチング端部をフィールド酸化膜９上
に形成するため、ＦＧ95のリーク電流は減少する。この
とき、オーバーラップ面積が従来と同じであれば、ＦＧ
95の寄生容量および電位は変化しない。

【００４３】図５は本発明の第５の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＦ−Ｆ′断面図(b)である。第
５の実施例の特徴は、ＦＧ10とＯＧ97，ＲＧ98とのオー
バーラップ部をなくし、それぞれＤ１，Ｄ２の間隙を設
けるとともに、φＨ１，φＨ２が印加されているＨＣＣ
Ｄ部の各ゲートはオーバーラップしている点にある。第
５の実施例のＦＧＡ動作状態では、ＢＧ94電位の制御に
よって、ＦＧ10の電位をＯＧ97およびＲＧ98のＯＦＦ電
位よりも高く設定している。間隙Ｄ１，Ｄ２にはフリン
ジング電界がかかるため、この部分はＦＧ10とＯＧ97お
よびＲＧ98の中間電位となる。間隙Ｄ１，Ｄ２を設ける
ことにより電荷転送効率は低下するものの、0.1％以下
である。また、ＢＧ94の電位を上昇させることにより、
電荷転送効率の低下はほとんどなくなる。しかしながら
ＨＣＣＤ部においては、印加電圧の上昇は大幅な消費電
力増大を招く。また、１段当たり0.1％の低下でも、転
送段数が500以上では使用不能となる。したがって、間
隙はＦＧ10とＯＧ97，ＲＧ98のみに設定している。この
結果、寄生容量が削減でき電荷検出感度も向上する。

【００４４】図６は本発明の第６の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＧ−Ｇ′断面図(b)である。第
６の実施例の特徴は、埋め込みチャネル(信号電荷が転
送される領域)のみにＦＧ20を形成したことにある。６
はソースフォロワの初段Ｔrであり、実施例１で示した
ソースフォロワ１と同様である。ＦＧ20は信号電荷が転
送されてくるｎ領域上のみに形成するとともに、ＦＧ20
上にコンタクト孔21を設けることでアルミとのコンタク
トをとっている。ゲート23は初段Ｔrのゲート部であ
り、コンタクト孔22を通してＦＧ20と同電位となる。ま
た、ＢＧ８はフィールド酸化膜９上でゲート23とオーバ
ーラップし、ＦＧ20およびゲート23に動作電位を与えて
いる。

【００４５】

【外６】

【００４６】図７は本発明の第７の実施例におけるＦＧ
Ａ周辺の平面図(a)とそのＨ−Ｈ′断面図(b)である。第
７の実施例の特徴は、ＢＧ27をポリシリコンで形成し、
フィールド酸化膜９上でＦＧ20とオーバーラップさせる
ものである。

【００４７】

【外７】

【００４８】また、ＦＧ20，ゲート25，ＢＧ27はポリシ
リコンで形成されるとともに、フィールド酸化膜９上に
ＢＧ27を配置している。これによっても、従来の課題で
示した配線部分の容量Ｃ４のほとんどが削減される。こ
の結果、寄生容量が大幅に削減され、電荷検出感度も向
上する。

【００４９】図８は本発明の第８の実施例におけるＦＧ
Ａ周辺の各断面図(a)，(b)，(c)である。第８の実施例
の特徴は、ＦＧ10の下部に再度、Ｎ型不純物を注入し、
蓄積部11を設けた点にある。

【００５０】

【外８】

【００５１】蓄積部11のポテンシャルは従来よりも深く
なり、転送されてきた信号電荷はここに蓄えられる。ま
た蓄積部11のポテンシャルが深いため、ＦＧ10電位を従
来より低く設定しても電荷転送効率は低下しない。ま
た、ＦＧ10電位が低下することにより、リーク電流を低
下させることも可能となった。

【００５２】図８(b)は、ＦＧＡに第１の実施例と同様
なＰウェル３を設けたものである。同様に、図８(c)は
第８の実施例にＰウェル３を設けたものであり、蓄積部
11がＰウェル３と接触していないため、(a)よりも寄生
容量が減少する。また第１の実施例と同じ理由で、φＨ
１，φＨ２，φＲの出力信号への混入が少なくなる。な
お、本実施例では、第５の実施例に蓄積部11を設けた場
合を説明したが、従来のようにフローティングゲートと
他のゲートがオーバーラップしていても、フローティン
グゲート電位の低下が可能である。

【００５３】図９は本発明のＦＧＡの駆動波形であり、
本発明の実施例１〜８までの電荷検出装置に適用する駆
動方法である。バイアスゲートＢＧの駆動波形がφＢＧ
であり、一走査期間中の駆動波形が図９(a)に相当す
る。実施例７(図７)を例として説明する。ＢＧ27にφＢ
Ｇが印加されることにより、ＦＧ20の電位もφＢＧに比
例した値に設定される。動作期間中はＦＧ20下へ信号電
荷が流れ込み、この信号電荷を検出するため、ＢＧ27は
プラスの一定電位Ｖ１に設定される。ブランキング期間
は水平および垂直ブランキング期間のことであり、信号
電荷がＦＧ20下に転送されない期間である。したがっ
て、この期間のＦＧ20の電位はどんな値でもよい。

【００５４】またＦＧ20電位が高いほど、リーク電流は
増加する傾向にある。そこで本駆動方法では、ブランキ
ング期間と動作期間では異なる電圧によってＢＧ27を駆
動することでリーク電流を防止している。具体的には、
ブランキング期間中のＢＧ27をマイナス電位Ｖ２に設定
している。以上により、リーク電流が減少するばかりで
なく、動作期間中のリーク電流により移動した電荷がほ
ぼリセットされる結果も得た(ＦＧ20電位が変動しな
い)。この結果、出力信号の安定した電荷検出装置が得
られる。

【００５５】図９(b)は各信号電荷ごとにφＢＧを変調
させた場合であり、φＨ１，φＲ，φＢＧの関係を示し
ている。図９(b)は、動作期間中にφＢＧを変調させる
ことでリーク電流減少を図ったものである。φＲがオン
状態のときは信号電荷がＦＧ20下にないため、φＢＧは
図９(a)に示したＶ１である必要がない。そこで、φＲ
とφＢＧを逆相で駆動することにより、ＢＧ27のＨ期間
を短くしている。つまり、出力信号のない期間はＦＧ20
電位を下げることによりリーク電流の削減を図るもので
ある。この場合、φＢＧにマイナス電圧を印加する必要
は必ずしもなく、Ｖ１より低い電圧でよい。さらに、Ｆ
Ｇ20の電位がＯＧ97の電位よりも高ければ、信号電荷の
逆流もなく駆動できる。

【００５６】また、φＢＧを変調することでＲＤ99への
信号電荷の排出も速まるという効果もある。同様に、
(b)においてφＢＧにマイナス電圧を印加する場合に
は、信号電荷の逆流が考えられるため、ＯＧ97およびφ
Ｈ１にもマイナス電圧の設定が必要である。以上の結
果、リーク電流が減少し、また存在してもその影響がほ
とんどなくなるため、出力信号の安定した電荷検出装置
が得られる。なお、図９(a)，(b)を組み合わせて駆動し
てもよいことは言うまでもない。

【００５７】

【発明の効果】以上説明したように本発明によれば、簡
易な構成でＦＤＡ出力信号へのノイズ混入が減少するた
め、ノイズリダクション機能が十分に機能するためＳ／
Ｎ向上が可能となる。また、ＦＧＡに含まれる寄生容量
削減も効果的に行えるため、高感度な電荷検出装置が可
能となる。

【００５８】さらに、リーク電流によるＦＧＡのＦＧ電
位変動もほとんどないため、ソースフォロワの動作点も
ほぼ固定状態となり、安定した出力信号が得られる。こ
のように、高感度で出力信号の安定した電荷検出装置お
よびその駆動方法を簡易な構成で実現できるため実用上
極めて有効である。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるＦＤＡ周辺の断
面図とソースフォロア電源との接続図である。

【図２】本発明の第２の実施例におけるＦＧＡ周辺の平
面図(a)とそのＢ−Ｂ′断面図(b)である。

【図３】本発明の第３の実施例におけるＦＧＡ周辺の平
面図(a)とそのＣ−Ｃ′断面図(b)と(b)図の拡大Ｄ−
Ｄ′断面図(c)である。

【図４】本発明の第４の実施例におけるＦＧＡ周辺の平
面図(a)とそのＥ−Ｅ′断面図(b)である。

【図５】本発明の第５の実施例におけるＦＧＡ周辺の平
面図(a)とそのＦ−Ｆ′断面図(b)である。

【図６】本発明の第６の実施例におけるＦＧＡ周辺の平
面図(a)とそのＧ−Ｇ′断面図(b)である。

【図７】本発明の第７の実施例におけるＦＧＡ周辺の平
面図(a)とそのＨ−Ｈ′断面図(b)である。

【図８】本発明の第８の実施例におけるＦＧＡ周辺の各
断面図(a)，(b)，(c)である。

【図９】本発明のＦＧＡの駆動波形を示す図である。

【図１０】ＦＤＡを用いた従来のＣＣＤ装置の全体図で
ある。

【図１１】従来のＦＧＡの寄生容量説明図である。

【図１２】従来のＦＤＡの波形図である。

【図１３】従来のＦＤＡ周辺の断面図である。

【図１４】従来のＦＧＡ周辺の平面図と断面図である。

【符号の説明】

１…ソースフォロワ、 ３，４，101，102…Ｐウェル、
５，８，27，94…バイアスゲート(ＢＧ)、 ６…初段
Ｔr、 ７，21，22，26…コンタクト孔、 ９…フィー
ルド酸化膜、 10，20，95…フローティングゲート(Ｆ
Ｇ)、 11…蓄積部、 23，25…ゲート、 96…ゲート
酸化膜、 97…アウトプットゲート(ＯＧ)、98…リセッ
トゲート(ＲＧ)、 99…リセットドレイン(ＲＤ)、 10
0…浮遊容量拡散領域(ＦＤ)。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１のウェル
   と、前記第１のウェルより高濃度である第２のウェル
   と、信号電荷を蓄積し信号電圧に変換する電荷電圧変換
   手段と、前記電荷電圧変換手段に蓄積された信号電荷を
   排出するリセットドレインからなり、前記第２のウェル
   と前記電荷電圧変換手段およびリセットドレインが接触
   しないことを特徴とする電荷検出装置。
2. 【請求項２】 信号電荷を蓄積し信号電圧に変換する電
   荷電圧変換手段と、前記電荷電圧変換手段に蓄積された
   信号電荷を排出するリセットドレインと、前記信号電圧
   を低インピーダンス化するソースフォロワからなり、前
   記ソースフォロワへ供給する電源にはローパスフィルタ
   を入れるか、もしくは別電源とすることを特徴とする電
   荷検出装置。
3. 【請求項３】 前記電荷電圧変換手段として、フローテ
   ィング・ディフュージョン・アンプを用いることを特徴
   とする請求項１または２記載の電荷検出装置。
4. 【請求項４】 前記電荷電圧変換手段として、フローテ
   ィング・ゲート・アンプを用いることを特徴とする請求
   項１または２記載の電荷検出装置。
5. 【請求項５】 半導体基板上に形成された複数のゲート
   からなる電荷転送手段と、前記電荷転送手段の最後部に
   形成されたフローティングゲートと、前記フローティン
   グゲート上に絶縁膜を介して形成されるバイアスゲート
   からなり、前記電荷転送手段の電荷蓄積面積より前記フ
   ローティングゲートの電荷蓄積面積の方が小さいことを
   特徴とする電荷検出装置。
6. 【請求項６】 半導体基板上に形成された第１のウェル
   と、前記第１のウェルより高濃度である第２のウェル
   と、前記第２のウェルと同時に制作されかつ分離されて
   いる第３のウェルと、第３のウェル上に絶縁膜を介して
   形成されるバイアスゲートと、第３のウェルと接続され
   たソースフォロワからなることを特徴とする電荷検出装
   置。
7. 【請求項７】 前記バイアスゲートは金属のアルミまた
   はタングステンあるいはポリシリコンで形成されている
   ことを特徴とする請求項６記載の電荷検出装置。
8. 【請求項８】 半導体基板上に形成された複数のゲート
   からなる電荷転送手段と、前記電荷転送手段の最後部に
   形成されたフローティングゲートと、前記フローティン
   グゲートが初段トランジスタを兼ねているソースフォロ
   ワと、前記ソースフォロワと前記電荷転送手段を分離す
   るフィールド酸化膜と、前記フローティングゲート上に
   絶縁膜を介して形成されるバイアスゲートからなり、前
   記バイアスゲートと前記フローティングゲートが前記フ
   ィールド酸化膜上でオーバーラップしていることを特徴
   とする電荷検出装置。
9. 【請求項９】 半導体基板上に形成された複数のゲート
   からなる電荷転送手段と、前記電荷転送手段の最後部に
   形成されたフローティングゲートと、前記フローティン
   グゲート上に絶縁膜を介して形成されるバイアスゲート
   と、前記フローティングゲート下に蓄積された信号電荷
   の排出信号を与えるリセットゲートからなり、前記フロ
   ーティングゲートは前記電荷転送手段および前記リセッ
   トゲートとオーバーラップしないことを特徴とする電荷
   検出装置。
10. 【請求項１０】 半導体基板上に形成された埋め込みチ
    ャネルと、前記埋め込みチャネル上に絶縁膜を介して形
    成された複数のゲートからなる電荷転送手段と、前記電
    荷転送手段の最後部に形成されたフローティングゲート
    と、前記フローティングゲートの信号電圧を低インピー
    ダンス化するソースフォロワと、前記フローティングゲ
    ート上に絶縁膜を介して形成されるバイアスゲートから
    なり、前記フローティングゲートは前記埋め込みチャネ
    ル上のみに形成されることを特徴とする電荷検出装置。
11. 【請求項１１】 半導体基板上に形成された埋め込みチ
    ャネルと、前記埋め込みチャネル上に絶縁膜を介して形
    成された複数のゲートからなる電荷転送手段と、前記電
    荷転送手段の最後部に形成されたフローティングゲート
    と、前記フローティングゲートの信号電圧を低インピー
    ダンス化するソースフォロワと、前記フローティングゲ
    ート下に絶縁膜を介して形成されるバイアスゲートから
    なり、前記フローティングゲートは前記埋め込みチャネ
    ル上のみに形成され、前記ソースフォロワはトランジス
    タ活性領域のみに形成されていることを特徴とする電荷
    検出装置。
12. 【請求項１２】 前記バイアスゲートが、前記フィール
    ド酸化膜上に配置されていることを特徴とする請求項10
    または11記載の電荷検出装置。
13. 【請求項１３】 前記フローティングゲート上に接続の
    ためのコンタクト孔を設けたことを特徴とする請求項10
    または11記載の電荷検出装置。
14. 【請求項１４】 前記バイアスゲートはポリシリコンで
    形成されることを特徴とする請求項11記載の電荷検出装
    置。
15. 【請求項１５】 前記ソースフォロワのトランジスタゲ
    ート上に接続のためのコンタクト孔を設けたことを特徴
    とする請求項11記載の電荷検出装置。
16. 【請求項１６】 半導体基板上に形成された埋め込みチ
    ャネルと、前記埋め込みチャネル上に絶縁膜を介して形
    成された複数のゲートからなる電荷転送手段と、前記電
    荷転送手段の最後部に形成されたフローティングゲート
    と、前記フローティングゲート上に絶縁膜を介して形成
    されるバイアスゲートからなり、前記フローティングゲ
    ート下にＮ型不純物の注入を行うことを特徴とする電荷
    検出装置。
17. 【請求項１７】 バイアスゲートを有する請求項１〜16
    記載の電荷検出装置であって、水平および垂直ブランキ
    ング期間と動作期間では異なる電圧でバイアスゲートを
    駆動することを特徴とする電荷検出装置の駆動方法。
18. 【請求項１８】 バイアスゲートとリセットゲートを有
    する請求項１〜16記載の電荷検出装置であって、バイア
    スゲートとリセットゲートは逆相で駆動することを特徴
    とする電荷検出装置の駆動方法。