JPH09260628A - 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 - Google Patents
固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法Info
- Publication number
- JPH09260628A JPH09260628A JP8065906A JP6590696A JPH09260628A JP H09260628 A JPH09260628 A JP H09260628A JP 8065906 A JP8065906 A JP 8065906A JP 6590696 A JP6590696 A JP 6590696A JP H09260628 A JPH09260628 A JP H09260628A
- Authority
- JP
- Japan
- Prior art keywords
- region
- concentration
- conductivity type
- concentration region
- well region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのチャネルコンダクタン
スを低減することなく寄生容量を抑制する。 【解決手段】 Ｎ型基板１１の主面側に設けられている
Ｐ型のウェル領域１２の表面付近に、Ｎ+型高濃度領域
１３及び１４を形成し、そのＮ+型高濃度領域１３と１
４の間及び周囲に、Ｎ型低濃度領域１６を形成する。Ｎ
+型高濃度領域１３及び１４と、ウェル領域１２の間の
ＰＮ接合を逆バイアス状態にすることにより、Ｎ+型高
濃度領域１３及び１４の周囲及びＮ型低濃度領域の全て
を空乏化して、空乏層２０を形成する。
スを低減することなく寄生容量を抑制する。 【解決手段】 Ｎ型基板１１の主面側に設けられている
Ｐ型のウェル領域１２の表面付近に、Ｎ+型高濃度領域
１３及び１４を形成し、そのＮ+型高濃度領域１３と１
４の間及び周囲に、Ｎ型低濃度領域１６を形成する。Ｎ
+型高濃度領域１３及び１４と、ウェル領域１２の間の
ＰＮ接合を逆バイアス状態にすることにより、Ｎ+型高
濃度領域１３及び１４の周囲及びＮ型低濃度領域の全て
を空乏化して、空乏層２０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置、Ｍ
ＯＳトランジスタ及び寄生容量抑制方法に関し、特に、
ソース領域とドレイン領域の間及び周囲に、ウェル領域
と反対の導電型の低濃度領域を形成し、ソース及びドレ
イン領域と、ウェル領域の間のＰＮ接合を逆バイアス状
態にすることにより、ＰＮ接合容量を低減するようにし
た固体撮像装置、ＭＯＳトランジスタ及び寄生容量抑制
方法に関する。
ＯＳトランジスタ及び寄生容量抑制方法に関し、特に、
ソース領域とドレイン領域の間及び周囲に、ウェル領域
と反対の導電型の低濃度領域を形成し、ソース及びドレ
イン領域と、ウェル領域の間のＰＮ接合を逆バイアス状
態にすることにより、ＰＮ接合容量を低減するようにし
た固体撮像装置、ＭＯＳトランジスタ及び寄生容量抑制
方法に関する。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタは、半導
体集積回路中において、スイッチング素子として使用さ
れている。
体集積回路中において、スイッチング素子として使用さ
れている。
【０００３】例えば、ラインセンサ、イメージセンサ等
の固体撮像装置においても、ＭＯＳトランジスタはスイ
ッチング素子として使用されている。図６は、ＭＯＳト
ランジスタをスイッチング素子として使用した場合の固
体撮像装置の一構成例を示すブロック図である。この固
体撮像装置１の撮像領域２の内部には、複数の画素（図
示せず）が、マトリクス状に形成されており、その各画
素が被写体からの光を受光し、その光を信号電荷に光電
変換して蓄積するようになされている。
の固体撮像装置においても、ＭＯＳトランジスタはスイ
ッチング素子として使用されている。図６は、ＭＯＳト
ランジスタをスイッチング素子として使用した場合の固
体撮像装置の一構成例を示すブロック図である。この固
体撮像装置１の撮像領域２の内部には、複数の画素（図
示せず）が、マトリクス状に形成されており、その各画
素が被写体からの光を受光し、その光を信号電荷に光電
変換して蓄積するようになされている。
【０００４】上記各画素は、通常、水平選択線（後述す
る出力信号線６に平行な方向に形成されている線）（図
示せず）及び垂直信号線４に接続されている。
る出力信号線６に平行な方向に形成されている線）（図
示せず）及び垂直信号線４に接続されている。
【０００５】水平方向の画素数分だけ設けられている水
平転送ＭＯＳトランジスタ３は、その一端が、撮像領域
２から引き出された、対応する垂直信号線４に接続され
ており、その他端が出力信号線６に接続されている。ま
た、水平転送ＭＯＳトランジスタ３のゲートは、水平走
査回路５に接続されている。
平転送ＭＯＳトランジスタ３は、その一端が、撮像領域
２から引き出された、対応する垂直信号線４に接続され
ており、その他端が出力信号線６に接続されている。ま
た、水平転送ＭＯＳトランジスタ３のゲートは、水平走
査回路５に接続されている。
【０００６】水平走査回路５は、水平転送ＭＯＳトラン
ジスタ３のゲートにパルス電圧を印加し、水平転送ＭＯ
Ｓトランジスタ３のＯＮまたはＯＦＦを制御するように
なされている。出力信号線６の後段には、出力端７が設
けられており、この出力端７から外部に信号電荷が出力
される。
ジスタ３のゲートにパルス電圧を印加し、水平転送ＭＯ
Ｓトランジスタ３のＯＮまたはＯＦＦを制御するように
なされている。出力信号線６の後段には、出力端７が設
けられており、この出力端７から外部に信号電荷が出力
される。
【０００７】なお、図６においては、水平転送ＭＯＳト
ランジスタ３及び垂直信号線４は、それぞれ、６個ずつ
示されているが、実際には、より多くの数（撮像領域２
内の水平方向に並べられた画素の数に対応する数、例え
ば８００個）の水平転送ＭＯＳトランジスタ３及び垂直
信号線４が設けられている。
ランジスタ３及び垂直信号線４は、それぞれ、６個ずつ
示されているが、実際には、より多くの数（撮像領域２
内の水平方向に並べられた画素の数に対応する数、例え
ば８００個）の水平転送ＭＯＳトランジスタ３及び垂直
信号線４が設けられている。
【０００８】次に、この固体撮像装置１の動作について
説明する。
説明する。
【０００９】所定のタイミングにおいて、撮像領域２内
の所定の画素に蓄積されていた信号電荷（被写体の光に
対応した信号電荷）に対応する信号が、その画素に接続
されている垂直信号線４を介して、所定の水平転送ＭＯ
Ｓトランジスタ３の一端に転送される。そして、その水
平転送ＭＯＳトランジスタ３のゲートが水平走査回路５
から所定のレベルの電圧の印加を受けると、水平転送Ｍ
ＯＳトランジスタ３の一端に転送されている信号が、そ
の他端から出力信号線６に転送される。出力信号線６に
転送された信号は、出力端７から外部に出力される。
の所定の画素に蓄積されていた信号電荷（被写体の光に
対応した信号電荷）に対応する信号が、その画素に接続
されている垂直信号線４を介して、所定の水平転送ＭＯ
Ｓトランジスタ３の一端に転送される。そして、その水
平転送ＭＯＳトランジスタ３のゲートが水平走査回路５
から所定のレベルの電圧の印加を受けると、水平転送Ｍ
ＯＳトランジスタ３の一端に転送されている信号が、そ
の他端から出力信号線６に転送される。出力信号線６に
転送された信号は、出力端７から外部に出力される。
【００１０】ところで、上記の固体撮像装置１は、ＭＯ
Ｓトランジスタをスイッチング素子（水平転送ＭＯＳト
ランジスタ３）として使用しているが、この場合、ＭＯ
Ｓトランジスタには動作速度、耐圧等様々な素子性能が
要求され、その要求される素子性能に影響を与える問題
の１つに寄生容量の問題がある。ラインセンサ、イメー
ジセンサ等の固体撮像装置に使用されるスイッチング素
子の寄生容量は、装置全体の性能に多大な影響を与える
場合があり、重要な問題とされている。
Ｓトランジスタをスイッチング素子（水平転送ＭＯＳト
ランジスタ３）として使用しているが、この場合、ＭＯ
Ｓトランジスタには動作速度、耐圧等様々な素子性能が
要求され、その要求される素子性能に影響を与える問題
の１つに寄生容量の問題がある。ラインセンサ、イメー
ジセンサ等の固体撮像装置に使用されるスイッチング素
子の寄生容量は、装置全体の性能に多大な影響を与える
場合があり、重要な問題とされている。
【００１１】例えば、図６に示す固体撮像装置１におい
ては、水平転送ＭＯＳトランジスタ３の出力信号線６側
には、それぞれ、寄生容量ＣSが形成される。また、水
平方向に並んでいる水平転送ＭＯＳトランジスタ３の数
をＮHとすると、出力信号線６の全体の容量ＣHは、次の
（１）式で表される。 ＣH＝（ＮH×ＣS）＋（出力信号線６の固有の容量） ・・・（１）
ては、水平転送ＭＯＳトランジスタ３の出力信号線６側
には、それぞれ、寄生容量ＣSが形成される。また、水
平方向に並んでいる水平転送ＭＯＳトランジスタ３の数
をＮHとすると、出力信号線６の全体の容量ＣHは、次の
（１）式で表される。 ＣH＝（ＮH×ＣS）＋（出力信号線６の固有の容量） ・・・（１）
【００１２】近年、ラインセンサ、イメージセンサ等の
固体撮像装置の画素数は、益々増加する傾向にあり、水
平方向に並べられる画素の数が増加されることにより、
水平転送トランジスタ３の数ＮHも増加する。従って、
画素数が増加された場合、出力信号線６の容量ＣHが増
加してしまい、固体撮像装置の感度、動作速度が低下し
てしまうという問題が生じる。
固体撮像装置の画素数は、益々増加する傾向にあり、水
平方向に並べられる画素の数が増加されることにより、
水平転送トランジスタ３の数ＮHも増加する。従って、
画素数が増加された場合、出力信号線６の容量ＣHが増
加してしまい、固体撮像装置の感度、動作速度が低下し
てしまうという問題が生じる。
【００１３】図７は、従来、スイッチング素子として用
いられているノーマリオフ（エンハンスメント）型のＭ
ＯＳトランジスタの構成例を示す断面図である（すなわ
ち、同図に示すＭＯＳトランジスタは、例えば、図６の
水平転送ＭＯＳトランジスタ３として使用される）。こ
のＭＯＳトランジスタ１０Ｂにおいては、Ｎ型基板（シ
リコン基板）１１の主面側に、Ｐ型のウェル領域１２が
設けられており、このウェル領域１２へのコンタクトを
形成するＰ+型のコンタクト領域１２Ａが、ウェル領域
１２の表面付近に形成されている。ウェル領域１２の表
面付近にはまた、Ｎ型の高濃度領域（以下、Ｎ+型高濃
度型領域という）１３及び１４が所定の間隔だけ離間さ
れて形成されている。
いられているノーマリオフ（エンハンスメント）型のＭ
ＯＳトランジスタの構成例を示す断面図である（すなわ
ち、同図に示すＭＯＳトランジスタは、例えば、図６の
水平転送ＭＯＳトランジスタ３として使用される）。こ
のＭＯＳトランジスタ１０Ｂにおいては、Ｎ型基板（シ
リコン基板）１１の主面側に、Ｐ型のウェル領域１２が
設けられており、このウェル領域１２へのコンタクトを
形成するＰ+型のコンタクト領域１２Ａが、ウェル領域
１２の表面付近に形成されている。ウェル領域１２の表
面付近にはまた、Ｎ型の高濃度領域（以下、Ｎ+型高濃
度型領域という）１３及び１４が所定の間隔だけ離間さ
れて形成されている。
【００１４】Ｎ+型高濃度領域１３及び１４は、一方が
ソース領域とされ、他方がドレイン領域となるが、ＭＯ
Ｓトランジスタをスイッチング素子として用いる場合、
Ｎ+型高濃度領域１３，１４の極性が反転することがあ
るため、そのいずれかをソース領域として、固定して呼
ぶことは、必ずしも適切ではない。しかしながら、便宜
上、両者を区別するために、以下の記載においては、Ｎ
+型高濃度領域１３をソース領域と呼び、Ｎ+型高濃度領
域１４をドレイン領域と呼ぶことにする。
ソース領域とされ、他方がドレイン領域となるが、ＭＯ
Ｓトランジスタをスイッチング素子として用いる場合、
Ｎ+型高濃度領域１３，１４の極性が反転することがあ
るため、そのいずれかをソース領域として、固定して呼
ぶことは、必ずしも適切ではない。しかしながら、便宜
上、両者を区別するために、以下の記載においては、Ｎ
+型高濃度領域１３をソース領域と呼び、Ｎ+型高濃度領
域１４をドレイン領域と呼ぶことにする。
【００１５】Ｎ型基板１１（ウェル領域１２を含む）の
表面上には、例えばＳｉＯ2よりなる絶縁膜（酸化膜）
１７が形成されており、その絶縁膜１７中の、上記Ｎ+
型高濃度領域１３，１４の間に対応する位置には、ゲー
ト電極１５が形成されている。
表面上には、例えばＳｉＯ2よりなる絶縁膜（酸化膜）
１７が形成されており、その絶縁膜１７中の、上記Ｎ+
型高濃度領域１３，１４の間に対応する位置には、ゲー
ト電極１５が形成されている。
【００１６】このＭＯＳトランジスタ１０Ｂをスイッチ
ング素子として用いた場合、寄生容量が大きいという問
題がある。従って、このＭＯＳトランジスタ１０Ｂを固
体撮像装置等に使用した場合、上述したように、感度、
動作速度等が低下してしまう。
ング素子として用いた場合、寄生容量が大きいという問
題がある。従って、このＭＯＳトランジスタ１０Ｂを固
体撮像装置等に使用した場合、上述したように、感度、
動作速度等が低下してしまう。
【００１７】ＭＯＳトランジスタ１０Ｂの寄生容量は、
ソース領域（Ｎ+型高濃度領域１３）、ドレイン領域
（Ｎ+型高濃度領域１４）と、Ｐ型のウェル領域１２の
間に形成されるＰＮ接合部のＰＮ接合容量Ｃjによって
決まる。
ソース領域（Ｎ+型高濃度領域１３）、ドレイン領域
（Ｎ+型高濃度領域１４）と、Ｐ型のウェル領域１２の
間に形成されるＰＮ接合部のＰＮ接合容量Ｃjによって
決まる。
【００１８】ＰＮ接合部の接合容量Ｃjは、ＰＮ接合の
接合部の濃度分布を片側ステップ接合で近似した場合、
以下に示す（２），（３）式によって表される。
接合部の濃度分布を片側ステップ接合で近似した場合、
以下に示す（２），（３）式によって表される。
【００１９】 Ｃj＝εs／ｘd ・・・（２） ｘd＝｛２εs（ＶR＋φT）／ｑＣW｝1/2 ・・・（３）
【００２０】なお、（２），（３）式中の、εsは半導
体の誘電率、ｘdは空乏層幅、ＶRはＰＮ接合に印加され
た逆バイアス電圧、φTはＰＮ接合のビルトイン電圧、
ｑは単位電荷、ＣWはウェル領域１２の不純物濃度、を
それぞれ示している。
体の誘電率、ｘdは空乏層幅、ＶRはＰＮ接合に印加され
た逆バイアス電圧、φTはＰＮ接合のビルトイン電圧、
ｑは単位電荷、ＣWはウェル領域１２の不純物濃度、を
それぞれ示している。
【００２１】また、半導体基板の材料としてシリコンを
用いた場合、誘電率εsは１１．７ε0（ε0：真空の誘
電率）であり、また、φTは濃度等によって異なるが、
高々１Ｖ程度である。
用いた場合、誘電率εsは１１．７ε0（ε0：真空の誘
電率）であり、また、φTは濃度等によって異なるが、
高々１Ｖ程度である。
【００２２】（２），（３）式より明らかなように、Ｐ
Ｎ接合部の接合容量Ｃjを低減するには、ウェル領域１
２の不純物濃度ＣWの低減、または、逆バイアス電圧ＶR
の印加によって、空乏層幅ｘdを増加させることが有効
である。
Ｎ接合部の接合容量Ｃjを低減するには、ウェル領域１
２の不純物濃度ＣWの低減、または、逆バイアス電圧ＶR
の印加によって、空乏層幅ｘdを増加させることが有効
である。
【００２３】ところが、通常、ウェル領域１２の不純物
濃度ＣWは、素子耐圧等の制約から、所定の範囲内に限
定して絞り込む必要があり、これを大幅に変更（低減）
することは困難とされている。
濃度ＣWは、素子耐圧等の制約から、所定の範囲内に限
定して絞り込む必要があり、これを大幅に変更（低減）
することは困難とされている。
【００２４】例えば、ＰＮ接合部の接合容量Ｃjを１／
２にするためには、（２），（３）式より、ウェル領域
１２の不純物濃度ＣWを１／４に低減する必要がある
が、これは実際上不可能である。
２にするためには、（２），（３）式より、ウェル領域
１２の不純物濃度ＣWを１／４に低減する必要がある
が、これは実際上不可能である。
【００２５】一方、ソース領域（Ｎ+型高濃度領域１
３）及びドレイン領域（Ｎ+型高濃度領域１４）と、Ｐ
型のウェル領域１２の間のＰＮ接合に、逆バイアス電圧
ＶRを印加し、ソース領域、ドレイン領域の周囲に空乏
層を広げ、ＰＮ接合容量Ｃjを低減することは、図７に
示す従来構造のエンハンスメント型のＭＯＳトランジス
タ１においても可能であり、この場合のＭＯＳトランジ
スタ１０Ｂの様子を図８に示す。
３）及びドレイン領域（Ｎ+型高濃度領域１４）と、Ｐ
型のウェル領域１２の間のＰＮ接合に、逆バイアス電圧
ＶRを印加し、ソース領域、ドレイン領域の周囲に空乏
層を広げ、ＰＮ接合容量Ｃjを低減することは、図７に
示す従来構造のエンハンスメント型のＭＯＳトランジス
タ１においても可能であり、この場合のＭＯＳトランジ
スタ１０Ｂの様子を図８に示す。
【００２６】図８において、ＶW，ＶS，ＶD，ＶGは、そ
れぞれ、ウェル領域１２、ソース領域１３、ドレイン領
域１４、ゲート電極１５のポテンシャル（印加されてい
る電圧）を示している。これらの各ポテンシャルＶW，
ＶS，ＶD，ＶGは、素子の動作状態によって変化するも
のであり、また、上述したように、ソース領域、ドレイ
ン領域については、極性が反転することもあるので、一
律に規定することはできないが、ここでは、簡単のた
め、各ポテンシャルＶW，ＶS，ＶD，ＶGを以下に示すよ
うに仮定する。
れぞれ、ウェル領域１２、ソース領域１３、ドレイン領
域１４、ゲート電極１５のポテンシャル（印加されてい
る電圧）を示している。これらの各ポテンシャルＶW，
ＶS，ＶD，ＶGは、素子の動作状態によって変化するも
のであり、また、上述したように、ソース領域、ドレイ
ン領域については、極性が反転することもあるので、一
律に規定することはできないが、ここでは、簡単のた
め、各ポテンシャルＶW，ＶS，ＶD，ＶGを以下に示すよ
うに仮定する。
【００２７】すなわち、ゲート電極１５のポテンシャル
ＶGは、そのハイレベル（ＯＮ動作時）を５Ｖ、ローレ
ベル（ＯＦＦ動作時）を０Ｖとする。ソース領域１３の
ポテンシャルＶSは、常に０Ｖとする。ドレイン領域１
４のポテンシャルＶDは、ソース領域１３のポテンシャ
ルＶS以上とする。ウェル領域１２のポテンシャルＶ
Wは、ウェル領域１２と、ソース領域１３及びドレイン
領域１４の間のＰＮ接合を逆バイアス状態とするため、
ソース領域１３のポテンシャルＶSよりも低い−５Ｖと
する。すなわち、上述したソース領域１３及びドレイン
領域１４と、Ｐ型のウェル領域１２の間のＰＮ接合に印
加される（以下、単にＰＮ接合に印加されるという）逆
バイアス電圧ＶRは５Ｖとされる。
ＶGは、そのハイレベル（ＯＮ動作時）を５Ｖ、ローレ
ベル（ＯＦＦ動作時）を０Ｖとする。ソース領域１３の
ポテンシャルＶSは、常に０Ｖとする。ドレイン領域１
４のポテンシャルＶDは、ソース領域１３のポテンシャ
ルＶS以上とする。ウェル領域１２のポテンシャルＶ
Wは、ウェル領域１２と、ソース領域１３及びドレイン
領域１４の間のＰＮ接合を逆バイアス状態とするため、
ソース領域１３のポテンシャルＶSよりも低い−５Ｖと
する。すなわち、上述したソース領域１３及びドレイン
領域１４と、Ｐ型のウェル領域１２の間のＰＮ接合に印
加される（以下、単にＰＮ接合に印加されるという）逆
バイアス電圧ＶRは５Ｖとされる。
【００２８】以上のように仮定した場合、このＭＯＳト
ランジスタ１０Ｂのソース領域１３及びドレイン領域１
４の周囲には、空乏層２０Ｂが形成される（すなわち、
空乏層幅が増加する）。
ランジスタ１０Ｂのソース領域１３及びドレイン領域１
４の周囲には、空乏層２０Ｂが形成される（すなわち、
空乏層幅が増加する）。
【００２９】また、この場合における効果として、この
ＭＯＳトランジスタ１０ＢのＰＮ接合の接合容量Ｃ
jが、（２），（３）式から、φTを１Ｖと仮定したと
き、逆バイアス電圧ＶRを印加しない場合の接合容量の
１／６1/2（＝１／２．４）倍となり、ＰＮ接合容量Ｃj
が半分以下に低減される。
ＭＯＳトランジスタ１０ＢのＰＮ接合の接合容量Ｃ
jが、（２），（３）式から、φTを１Ｖと仮定したと
き、逆バイアス電圧ＶRを印加しない場合の接合容量の
１／６1/2（＝１／２．４）倍となり、ＰＮ接合容量Ｃj
が半分以下に低減される。
【００３０】従って、このＭＯＳトランジスタ１０Ｂを
図６に示す固体撮像装置１の水平転送ＭＯＳトランジス
タ３として使用する場合、ソース領域１３及びドレイン
領域１４とウェル領域１２の間のＰＮ接合を逆バイアス
状態にすることにより、容量Ｃs，ＣHを小さくすること
ができる。
図６に示す固体撮像装置１の水平転送ＭＯＳトランジス
タ３として使用する場合、ソース領域１３及びドレイン
領域１４とウェル領域１２の間のＰＮ接合を逆バイアス
状態にすることにより、容量Ｃs，ＣHを小さくすること
ができる。
【００３１】
【発明が解決しようとする課題】しかしながら、エンハ
ンスメント型（ノーマリオフ型）のＭＯＳトランジスタ
１０Ｂのソース（ドレイン）領域１３とウェル領域１２
の間のＰＮ接合に逆バイアス電圧を印加すると、スイッ
チング素子としてのコンダクタンス（チャネルコンダク
タンス）まで低下してしまうという課題が生じる。
ンスメント型（ノーマリオフ型）のＭＯＳトランジスタ
１０Ｂのソース（ドレイン）領域１３とウェル領域１２
の間のＰＮ接合に逆バイアス電圧を印加すると、スイッ
チング素子としてのコンダクタンス（チャネルコンダク
タンス）まで低下してしまうという課題が生じる。
【００３２】ここで、ＭＯＳトランジスタ１０Ｂのチャ
ネルコンダクタンスｇDは、以下に示す（４）式によっ
て表される。また、ＭＯＳトランジスタ１０ＢのＰＮ接
合（ソース領域１３とウェル領域１２の間のＰＮ接合）
に逆バイアス電圧を印加したときのしきい値電圧（スイ
ッチのＯＮまたはＯＦＦの切り換わる電圧）ＶTのシフ
ト量ΔＶTは以下に示す（５）式によって表される。 ｇD＝（ΔＩD／ΔＶDS） ＝（Ｗ／Ｌ）μＣOX（ＶGS−ＶT） ・・・（４） ΔＶT＝｛２ｑεsＣW（ＶR＋φT）｝1/2／ＣOX −｛２ｑεsＣWφT｝1/2／ＣOX ・・・（５）
ネルコンダクタンスｇDは、以下に示す（４）式によっ
て表される。また、ＭＯＳトランジスタ１０ＢのＰＮ接
合（ソース領域１３とウェル領域１２の間のＰＮ接合）
に逆バイアス電圧を印加したときのしきい値電圧（スイ
ッチのＯＮまたはＯＦＦの切り換わる電圧）ＶTのシフ
ト量ΔＶTは以下に示す（５）式によって表される。 ｇD＝（ΔＩD／ΔＶDS） ＝（Ｗ／Ｌ）μＣOX（ＶGS−ＶT） ・・・（４） ΔＶT＝｛２ｑεsＣW（ＶR＋φT）｝1/2／ＣOX −｛２ｑεsＣWφT｝1/2／ＣOX ・・・（５）
【００３３】なお、（４），（５）式中のＷはチャネル
幅、Ｌはチャネル長（ソース領域１３とドレイン領域１
４の間隔）を表している。また、ＣOXはゲート酸化膜容
量であり、絶縁膜（酸化膜）１７の厚さが５００オング
ストロームとされているとき、６．９×１０-8Ｆ／ｃｍ
-2となる。
幅、Ｌはチャネル長（ソース領域１３とドレイン領域１
４の間隔）を表している。また、ＣOXはゲート酸化膜容
量であり、絶縁膜（酸化膜）１７の厚さが５００オング
ストロームとされているとき、６．９×１０-8Ｆ／ｃｍ
-2となる。
【００３４】以下、（４），（５）式を用いて、ＰＮ接
合に逆バイアス電圧ＶR（＝５Ｖ）を印加した場合にお
けるチャネルコンダクタンスｇDの変化について説明す
る。まず、（５）式より、しきい値電圧のシフト量ΔＶ
Tを求めると、ＣWが５×１０16ｃｍ-3、ＶRが５Ｖ、φT
が１Ｖ、εsが１１．７ε0、であるとき、ΔＶTは２．
７Ｖとなる。従って、逆バイアス電圧ＶR（＝５Ｖ）の
印加前のしきい値電圧を１Ｖと仮定すると、逆バイアス
電圧ＶRの印加後のしきい値電圧は３．７Ｖ（＝１Ｖ＋
２．７Ｖ）となる。
合に逆バイアス電圧ＶR（＝５Ｖ）を印加した場合にお
けるチャネルコンダクタンスｇDの変化について説明す
る。まず、（５）式より、しきい値電圧のシフト量ΔＶ
Tを求めると、ＣWが５×１０16ｃｍ-3、ＶRが５Ｖ、φT
が１Ｖ、εsが１１．７ε0、であるとき、ΔＶTは２．
７Ｖとなる。従って、逆バイアス電圧ＶR（＝５Ｖ）の
印加前のしきい値電圧を１Ｖと仮定すると、逆バイアス
電圧ＶRの印加後のしきい値電圧は３．７Ｖ（＝１Ｖ＋
２．７Ｖ）となる。
【００３５】一方、チャネルコンダクタンスｇDは、
（４）式より明らかなように、（ＶGS−ＶT）に比例し
ている。上述したように、ＯＮ動作時のゲート電極１５
のポテンシャルが５Ｖであると仮定され、ソース領域１
３のポテンシャルＶSが常に０Ｖであると仮定されてい
るので、ＯＮ動作時において、ＶGSは５Ｖ（一定）とな
る。従って、上記のように、しきい値電圧が１Ｖから
３．７Ｖにシフトされたことに伴って、（ＶGS−ＶT）
は、４Ｖから１．３Ｖに変化する。つまり、（ＶGS−Ｖ
T）に比例するチャネルコンダクタンスｇDは、しきい値
電圧ＶTのシフトにより、約１／３に減少してしまう。
（４）式より明らかなように、（ＶGS−ＶT）に比例し
ている。上述したように、ＯＮ動作時のゲート電極１５
のポテンシャルが５Ｖであると仮定され、ソース領域１
３のポテンシャルＶSが常に０Ｖであると仮定されてい
るので、ＯＮ動作時において、ＶGSは５Ｖ（一定）とな
る。従って、上記のように、しきい値電圧が１Ｖから
３．７Ｖにシフトされたことに伴って、（ＶGS−ＶT）
は、４Ｖから１．３Ｖに変化する。つまり、（ＶGS−Ｖ
T）に比例するチャネルコンダクタンスｇDは、しきい値
電圧ＶTのシフトにより、約１／３に減少してしまう。
【００３６】なお、このチャネルコンダクタンスｇDの
低下は、ＶGSを増加することによって抑制することがで
きるが、ＶGSの増加のためには、ゲート領域１５に印加
するパルスの振幅を大きくしたり（例えば、０Ｖ（ＯＦ
Ｆ動作時）と８Ｖ（ＯＮ動作時）のパルス電圧を印加し
たり）、パルスのローレベルの値とハイレベルの値を全
体的にシフトする必要があり、それぞれ、消費電力の増
加、駆動回路の複雑化といった問題を有しているため、
必ずしも実用的ではない。
低下は、ＶGSを増加することによって抑制することがで
きるが、ＶGSの増加のためには、ゲート領域１５に印加
するパルスの振幅を大きくしたり（例えば、０Ｖ（ＯＦ
Ｆ動作時）と８Ｖ（ＯＮ動作時）のパルス電圧を印加し
たり）、パルスのローレベルの値とハイレベルの値を全
体的にシフトする必要があり、それぞれ、消費電力の増
加、駆動回路の複雑化といった問題を有しているため、
必ずしも実用的ではない。
【００３７】本発明はこのような状況に鑑みてなされた
ものであり、ＭＯＳトランジスタのコンダクタンスを低
減することなく、その寄生容量を低減することを目的と
する。
ものであり、ＭＯＳトランジスタのコンダクタンスを低
減することなく、その寄生容量を低減することを目的と
する。
【００３８】
【課題を解決するための手段】請求項１に記載の固体撮
像装置は、転送手段が、半導体基板中に形成されている
第１導電型の低濃度のウェル領域と、ウェル領域へのコ
ンタクトを形成する、第１導電型の高濃度のコンタクト
領域と、ウェル領域中の表面付近に形成されている、第
１導電型と反対の第２導電型の第１の高濃度領域と、ウ
ェル領域中の表面付近の第１の高濃度領域と対応する位
置に形成されている第２導電型の第２の高濃度領域と、
ウェル領域中の表面付近の、第１の高濃度領域と第２の
高濃度領域の間と、第１及び第２の高濃度領域の周囲に
形成されている第２導電型の低濃度領域と、第１の高濃
度領域と第２の高濃度領域の間の、第２導電型の低能度
領域の上部に形成されているゲート領域とを備え、第１
及び第２の高濃度領域の周囲と低濃度領域が空乏化され
るように、第１及び第２の高濃度領域とウェル領域の間
の第１導電型と第２導電型の接合が常に逆バイアス状態
とされていることを特徴とする。
像装置は、転送手段が、半導体基板中に形成されている
第１導電型の低濃度のウェル領域と、ウェル領域へのコ
ンタクトを形成する、第１導電型の高濃度のコンタクト
領域と、ウェル領域中の表面付近に形成されている、第
１導電型と反対の第２導電型の第１の高濃度領域と、ウ
ェル領域中の表面付近の第１の高濃度領域と対応する位
置に形成されている第２導電型の第２の高濃度領域と、
ウェル領域中の表面付近の、第１の高濃度領域と第２の
高濃度領域の間と、第１及び第２の高濃度領域の周囲に
形成されている第２導電型の低濃度領域と、第１の高濃
度領域と第２の高濃度領域の間の、第２導電型の低能度
領域の上部に形成されているゲート領域とを備え、第１
及び第２の高濃度領域の周囲と低濃度領域が空乏化され
るように、第１及び第２の高濃度領域とウェル領域の間
の第１導電型と第２導電型の接合が常に逆バイアス状態
とされていることを特徴とする。
【００３９】請求項２に記載の固体撮像装置は、転送手
段が、半導体基板中に形成されている第１導電型の低濃
度のウェル領域と、ウェル領域へのコンタクトを形成す
る、第１導電型の高濃度のコンタクト領域と、ウェル領
域中の表面付近に形成されている、第１導電型と反対の
第２導電型の第１の高濃度領域と、ウェル領域中の表面
付近の第１の高濃度領域の外周に環状に形成されている
第２導電型の第２の高濃度領域と、ウェル領域中の表面
付近の、第１の高濃度領域と第２の高濃度領域の間と、
第２の高濃度領域の周囲に形成されている第２導電型の
低濃度領域と、第２導電型の低濃度領域の上部に環状に
形成されているゲート領域とを備え、第１及び第２の高
濃度領域の周囲と低濃度領域が空乏化されるように、第
１及び第２の高濃度領域とウェル領域の間の第１導電型
と第２導電型の接合が常に逆バイアス状態とされている
ことを特徴とする。
段が、半導体基板中に形成されている第１導電型の低濃
度のウェル領域と、ウェル領域へのコンタクトを形成す
る、第１導電型の高濃度のコンタクト領域と、ウェル領
域中の表面付近に形成されている、第１導電型と反対の
第２導電型の第１の高濃度領域と、ウェル領域中の表面
付近の第１の高濃度領域の外周に環状に形成されている
第２導電型の第２の高濃度領域と、ウェル領域中の表面
付近の、第１の高濃度領域と第２の高濃度領域の間と、
第２の高濃度領域の周囲に形成されている第２導電型の
低濃度領域と、第２導電型の低濃度領域の上部に環状に
形成されているゲート領域とを備え、第１及び第２の高
濃度領域の周囲と低濃度領域が空乏化されるように、第
１及び第２の高濃度領域とウェル領域の間の第１導電型
と第２導電型の接合が常に逆バイアス状態とされている
ことを特徴とする。
【００４０】請求項４に記載のＭＯＳトランジスタは、
半導体基板中に形成されている第１導電型の低濃度のウ
ェル領域と、ウェル領域へのコンタクトを形成する、第
１導電型の高濃度のコンタクト領域と、ウェル領域中の
表面付近に形成されている、第１導電型と反対の第２導
電型の第１の高濃度領域と、ウェル領域中の表面付近の
第１の高濃度領域と対応する位置に形成されている第２
導電型の第２の高濃度領域と、ウェル領域中の表面付近
の、第１の高濃度領域と第２の高濃度領域の間と、第１
及び第２の高濃度領域の周囲に形成されている第２導電
型の低濃度領域と、前記第１の高濃度領域と第２の高濃
度領域の間の、第２導電型の低能度領域の上部に形成さ
れているゲート領域とを備え、第１及び第２の高濃度領
域の周囲と低濃度領域が空乏化されるように、第１及び
第２の高濃度領域とウェル領域の間の第１導電型と第２
導電型の接合が常に逆バイアス状態とされていることを
特徴とする。
半導体基板中に形成されている第１導電型の低濃度のウ
ェル領域と、ウェル領域へのコンタクトを形成する、第
１導電型の高濃度のコンタクト領域と、ウェル領域中の
表面付近に形成されている、第１導電型と反対の第２導
電型の第１の高濃度領域と、ウェル領域中の表面付近の
第１の高濃度領域と対応する位置に形成されている第２
導電型の第２の高濃度領域と、ウェル領域中の表面付近
の、第１の高濃度領域と第２の高濃度領域の間と、第１
及び第２の高濃度領域の周囲に形成されている第２導電
型の低濃度領域と、前記第１の高濃度領域と第２の高濃
度領域の間の、第２導電型の低能度領域の上部に形成さ
れているゲート領域とを備え、第１及び第２の高濃度領
域の周囲と低濃度領域が空乏化されるように、第１及び
第２の高濃度領域とウェル領域の間の第１導電型と第２
導電型の接合が常に逆バイアス状態とされていることを
特徴とする。
【００４１】請求項５に記載の寄生容量抑制方法は、半
導体基板中に、低濃度の第１導電型のウェル領域を形成
し、ウェル領域中の所定の位置に、高濃度の第１導電型
のコンタクト領域を形成し、ウェル領域中の表面付近
に、第２導電型の第１の高濃度領域と第２の高濃度領域
を形成し、ウェル領域中の表面付近の、第１の高濃度領
域と第２の高濃度領域の間と、第１及び第２の高濃度領
域の周囲に、第２導電型の低濃度領域を形成し、第１の
高濃度領域と第２の高濃度領域の間の、第２の導電型の
低能度領域の上部に、ゲート領域を形成し、第１及び第
２の高濃度領域の周囲と低濃度領域の全てを空乏化する
ように、第１及び第２の高濃度領域とウェル領域の間の
第１導電型と第２導電型の接合を常に逆バイアス状態と
することを特徴とする。
導体基板中に、低濃度の第１導電型のウェル領域を形成
し、ウェル領域中の所定の位置に、高濃度の第１導電型
のコンタクト領域を形成し、ウェル領域中の表面付近
に、第２導電型の第１の高濃度領域と第２の高濃度領域
を形成し、ウェル領域中の表面付近の、第１の高濃度領
域と第２の高濃度領域の間と、第１及び第２の高濃度領
域の周囲に、第２導電型の低濃度領域を形成し、第１の
高濃度領域と第２の高濃度領域の間の、第２の導電型の
低能度領域の上部に、ゲート領域を形成し、第１及び第
２の高濃度領域の周囲と低濃度領域の全てを空乏化する
ように、第１及び第２の高濃度領域とウェル領域の間の
第１導電型と第２導電型の接合を常に逆バイアス状態と
することを特徴とする。
【００４２】請求項１に記載の固体撮像装置において
は、転送手段が、半導体基板中に形成されている第１導
電型の低濃度のウェル領域と、ウェル領域へのコンタク
トを形成する、第１導電型の高濃度のコンタクト領域
と、ウェル領域中の表面付近に形成されている、第１導
電型と反対の第２導電型の第１の高濃度領域と、ウェル
領域中の表面付近の第１の高濃度領域と対応する位置に
形成されている第２導電型の第２の高濃度領域と、ウェ
ル領域中の表面付近の第１の高濃度領域と第２の高濃度
領域の間と、第１及び第２の高濃度領域の周囲に形成さ
れている第２導電型の低濃度領域と、第１の高濃度領域
と第２の高濃度領域の間の、第２導電型の低能度領域の
上部に形成されているゲート領域とを備えている。第１
及び第２の高濃度領域とウェル領域の間の第１導電型と
第２導電型の接合が、第１及び第２の高濃度領域の周囲
と低濃度領域が空乏化されるように、常に逆バイアス状
態とされている。
は、転送手段が、半導体基板中に形成されている第１導
電型の低濃度のウェル領域と、ウェル領域へのコンタク
トを形成する、第１導電型の高濃度のコンタクト領域
と、ウェル領域中の表面付近に形成されている、第１導
電型と反対の第２導電型の第１の高濃度領域と、ウェル
領域中の表面付近の第１の高濃度領域と対応する位置に
形成されている第２導電型の第２の高濃度領域と、ウェ
ル領域中の表面付近の第１の高濃度領域と第２の高濃度
領域の間と、第１及び第２の高濃度領域の周囲に形成さ
れている第２導電型の低濃度領域と、第１の高濃度領域
と第２の高濃度領域の間の、第２導電型の低能度領域の
上部に形成されているゲート領域とを備えている。第１
及び第２の高濃度領域とウェル領域の間の第１導電型と
第２導電型の接合が、第１及び第２の高濃度領域の周囲
と低濃度領域が空乏化されるように、常に逆バイアス状
態とされている。
【００４３】請求項２に記載の固体撮像装置において
は、転送手段が、半導体基板中に形成されている第１導
電型の低濃度のウェル領域と、ウェル領域へのコンタク
トを形成する、第１導電型の高濃度のコンタクト領域
と、ウェル領域中の表面付近に形成されている、第１導
電型と反対の第２導電型の第１の高濃度領域と、ウェル
領域中の表面付近の第１の高濃度領域の外周に環状に形
成されている第２導電型の第２の高濃度領域と、ウェル
領域中の表面付近の、第１の高濃度領域と第２の高濃度
領域の間と、第２の高濃度領域の周囲に形成されている
第２導電型の低濃度領域と、第２導電型の低濃度領域の
上部に環状に形成されているゲート領域とを備えてい
る。第１及び第２の高濃度領域とウェル領域の第１導電
型と第２導電型の接合が、第１及び第２の高濃度領域の
周囲と低濃度領域が空乏化されるように、常に逆バイア
ス状態とされている。
は、転送手段が、半導体基板中に形成されている第１導
電型の低濃度のウェル領域と、ウェル領域へのコンタク
トを形成する、第１導電型の高濃度のコンタクト領域
と、ウェル領域中の表面付近に形成されている、第１導
電型と反対の第２導電型の第１の高濃度領域と、ウェル
領域中の表面付近の第１の高濃度領域の外周に環状に形
成されている第２導電型の第２の高濃度領域と、ウェル
領域中の表面付近の、第１の高濃度領域と第２の高濃度
領域の間と、第２の高濃度領域の周囲に形成されている
第２導電型の低濃度領域と、第２導電型の低濃度領域の
上部に環状に形成されているゲート領域とを備えてい
る。第１及び第２の高濃度領域とウェル領域の第１導電
型と第２導電型の接合が、第１及び第２の高濃度領域の
周囲と低濃度領域が空乏化されるように、常に逆バイア
ス状態とされている。
【００４４】請求項４に記載のＭＯＳトランジスタにお
いては、第１導電型の低濃度のウェル領域が半導体基板
中に形成され、ウェル領域へのコンタクトを形成する、
第１導電型の高濃度のコンタクト領域が形成されてい
る。第２導電型の第１の高濃度領域が、ウェル領域中の
表面付近に形成され、第２導電型の第２の高濃度領域
が、ウェル領域中の表面付近の第１の高濃度領域と対応
する位置に形成されている。第２導電型の低濃度領域
が、ウェル領域中の表面付近の、第１の高濃度領域と第
２の高濃度領域の間と、第１及び第２の高濃度領域の周
囲に形成されている。ゲート領域は、第１の高濃度領域
と第２の高濃度領域の間の、第２導電型の低能度領域の
上部に形成されている。第１及び第２の高濃度領域の周
囲と低濃度領域が空乏化されるように、第１及び第２の
高濃度領域とウェル領域の間の第１導電型と第２導電型
の接合が常に逆バイアス状態とされている。
いては、第１導電型の低濃度のウェル領域が半導体基板
中に形成され、ウェル領域へのコンタクトを形成する、
第１導電型の高濃度のコンタクト領域が形成されてい
る。第２導電型の第１の高濃度領域が、ウェル領域中の
表面付近に形成され、第２導電型の第２の高濃度領域
が、ウェル領域中の表面付近の第１の高濃度領域と対応
する位置に形成されている。第２導電型の低濃度領域
が、ウェル領域中の表面付近の、第１の高濃度領域と第
２の高濃度領域の間と、第１及び第２の高濃度領域の周
囲に形成されている。ゲート領域は、第１の高濃度領域
と第２の高濃度領域の間の、第２導電型の低能度領域の
上部に形成されている。第１及び第２の高濃度領域の周
囲と低濃度領域が空乏化されるように、第１及び第２の
高濃度領域とウェル領域の間の第１導電型と第２導電型
の接合が常に逆バイアス状態とされている。
【００４５】請求項５に記載の寄生容量抑制方法におい
ては、半導体基板中に、低濃度の第１導電型のウェル領
域が形成され、ウェル領域中の所定の位置に、高濃度の
第１導電型のコンタクト領域が形成され、ウェル領域中
の表面付近に、第２導電型の第１の高濃度領域と第２の
高濃度領域が形成される。ウェル領域中の表面付近の、
第１の高濃度領域と第２の高濃度領域の間と、第１及び
第２の高濃度領域の周囲に第２導電型の低濃度領域が形
成される。第１の高濃度領域と第２の高濃度領域の間
の、第２導電型の低能度領域の上部に、低能度領域が形
成される。第１及び第２の高濃度領域とウェル領域の間
の第１導電型と第２導電型の接合が、第１及び第２の高
濃度領域の周囲と低濃度領域の全てが空乏化されるよう
に、常に逆バイアス状態とされる。
ては、半導体基板中に、低濃度の第１導電型のウェル領
域が形成され、ウェル領域中の所定の位置に、高濃度の
第１導電型のコンタクト領域が形成され、ウェル領域中
の表面付近に、第２導電型の第１の高濃度領域と第２の
高濃度領域が形成される。ウェル領域中の表面付近の、
第１の高濃度領域と第２の高濃度領域の間と、第１及び
第２の高濃度領域の周囲に第２導電型の低濃度領域が形
成される。第１の高濃度領域と第２の高濃度領域の間
の、第２導電型の低能度領域の上部に、低能度領域が形
成される。第１及び第２の高濃度領域とウェル領域の間
の第１導電型と第２導電型の接合が、第１及び第２の高
濃度領域の周囲と低濃度領域の全てが空乏化されるよう
に、常に逆バイアス状態とされる。
【００４６】
【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。なお、従来の場合と対応する部分には
同一の符号を付してあり、その説明は適宜省略する。
照して説明する。なお、従来の場合と対応する部分には
同一の符号を付してあり、その説明は適宜省略する。
【００４７】図１は、本発明を適用したＭＯＳトランジ
スタの一実施例の構成を示す断面図である。このＭＯＳ
トランジスタ１０の構成は、図７に示す場合と基本的に
同様であるが、Ｎ+型高濃度領域１３（第２導電型の第
１の高濃度領域）とＮ+型高濃度領域１４（第２導電型
の第２の高濃度領域）の間（すなわち、チャネルの形成
される部分）と、Ｎ+型高濃度領域１３及び１４の周囲
に、Ｎ+型高濃度領域１３，１４に比べて低濃度のＮ型
低濃度領域１６（第２導電型の低濃度領域）が形成され
ている。なお、このＮ型低能度領域１６の不純物濃度
は、後述する逆バイアス電圧において、Ｎ型低能度領域
１６が空乏化されるように設定されている。
スタの一実施例の構成を示す断面図である。このＭＯＳ
トランジスタ１０の構成は、図７に示す場合と基本的に
同様であるが、Ｎ+型高濃度領域１３（第２導電型の第
１の高濃度領域）とＮ+型高濃度領域１４（第２導電型
の第２の高濃度領域）の間（すなわち、チャネルの形成
される部分）と、Ｎ+型高濃度領域１３及び１４の周囲
に、Ｎ+型高濃度領域１３，１４に比べて低濃度のＮ型
低濃度領域１６（第２導電型の低濃度領域）が形成され
ている。なお、このＮ型低能度領域１６の不純物濃度
は、後述する逆バイアス電圧において、Ｎ型低能度領域
１６が空乏化されるように設定されている。
【００４８】また、本実施例においても、従来例の場合
と同様の仮定を行う。すなわち、Ｎ+型高濃度領域１３
及び１４は、一方がソース領域とされ、他方がドレイン
領域となるが、便宜上、両者を区別するために、以下の
記載においては、Ｎ+型高濃度領域１３をソース領域と
呼び、Ｎ+型高濃度領域１４をドレイン領域と呼ぶこと
にする。
と同様の仮定を行う。すなわち、Ｎ+型高濃度領域１３
及び１４は、一方がソース領域とされ、他方がドレイン
領域となるが、便宜上、両者を区別するために、以下の
記載においては、Ｎ+型高濃度領域１３をソース領域と
呼び、Ｎ+型高濃度領域１４をドレイン領域と呼ぶこと
にする。
【００４９】図２は、図１に示すＭＯＳトランジスタ１
０のソース領域１３及びドレイン領域１４と、ウェル領
域１２の間のＰＮ接合を逆バイアス状態にした場合の状
態を示す断面図である。図２において、ＶW，ＶS，
ＶD，ＶGは、それぞれ、ウェル領域１２、ソース領域１
３、ドレイン領域１４、ゲート電極１５のポテンシャル
を示している。これらの各ポテンシャルＶW，ＶS，
ＶD，ＶGは、素子の動作状態によって変化するものであ
り、また、上述したように、ソース領域、ドレイン領域
については、極性が反転することもあるので、一律に規
定することはできないが、ここでは、簡単のため、各ポ
テンシャルＶW，ＶS，ＶD，ＶGを、従来例と同様に、以
下に示すように仮定する。
０のソース領域１３及びドレイン領域１４と、ウェル領
域１２の間のＰＮ接合を逆バイアス状態にした場合の状
態を示す断面図である。図２において、ＶW，ＶS，
ＶD，ＶGは、それぞれ、ウェル領域１２、ソース領域１
３、ドレイン領域１４、ゲート電極１５のポテンシャル
を示している。これらの各ポテンシャルＶW，ＶS，
ＶD，ＶGは、素子の動作状態によって変化するものであ
り、また、上述したように、ソース領域、ドレイン領域
については、極性が反転することもあるので、一律に規
定することはできないが、ここでは、簡単のため、各ポ
テンシャルＶW，ＶS，ＶD，ＶGを、従来例と同様に、以
下に示すように仮定する。
【００５０】すなわち、ゲート電極１５のポテンシャル
ＶGは、ハイレベル（ＯＮ動作時）を５Ｖ、ローレベル
（ＯＦＦ動作時）を０Ｖとする。ソース領域１３のポテ
ンシャルＶSは、常に０Ｖとする。ドレイン領域１４の
ポテンシャルＶDは、ソース領域１３のポテンシャルＶS
以上とする。ウェル領域１２のポテンシャル（コンタク
ト領域１２Ａに印加される電圧）ＶWは、ウェル領域１
２と、ソース領域１３及びドレイン領域１４の間のＰＮ
接合を逆バイアス状態とするため、ソース領域１３のポ
テンシャルＶSよりも低い−５Ｖとする。すなわち、上
述したソース領域１３及びドレイン領域１４と、Ｐ型の
ウェル領域１２の間のＰＮ接合に印加される逆バイアス
電圧ＶRは、５Ｖとされる。
ＶGは、ハイレベル（ＯＮ動作時）を５Ｖ、ローレベル
（ＯＦＦ動作時）を０Ｖとする。ソース領域１３のポテ
ンシャルＶSは、常に０Ｖとする。ドレイン領域１４の
ポテンシャルＶDは、ソース領域１３のポテンシャルＶS
以上とする。ウェル領域１２のポテンシャル（コンタク
ト領域１２Ａに印加される電圧）ＶWは、ウェル領域１
２と、ソース領域１３及びドレイン領域１４の間のＰＮ
接合を逆バイアス状態とするため、ソース領域１３のポ
テンシャルＶSよりも低い−５Ｖとする。すなわち、上
述したソース領域１３及びドレイン領域１４と、Ｐ型の
ウェル領域１２の間のＰＮ接合に印加される逆バイアス
電圧ＶRは、５Ｖとされる。
【００５１】以上のように仮定した場合、図２に示すよ
うに、Ｎ型低濃度領域１６の全部と、Ｎ+型高濃度領域
１３，１４及びＮ型低濃度領域１６の周囲に空乏層２０
が形成される。
うに、Ｎ型低濃度領域１６の全部と、Ｎ+型高濃度領域
１３，１４及びＮ型低濃度領域１６の周囲に空乏層２０
が形成される。
【００５２】また、この場合における効果として、ま
ず、このＭＯＳトランジスタ１０のＰＮ接合の接合容量
Ｃjが、（２），（３）式から、逆バイアス電圧ＶRを印
加しない場合の接合容量の１／６1/2（＝１／２．４）
倍となり、接合容量を半分以下に低減することができ
る。
ず、このＭＯＳトランジスタ１０のＰＮ接合の接合容量
Ｃjが、（２），（３）式から、逆バイアス電圧ＶRを印
加しない場合の接合容量の１／６1/2（＝１／２．４）
倍となり、接合容量を半分以下に低減することができ
る。
【００５３】さらに、本実施例においては、上記逆バイ
アス電圧ＶRを印加することによって、ソース領域１３
及びドレイン領域１４の周囲に形成した低濃度領域１６
のすべてを空乏化させているため、さらに、このＭＯＳ
トランジスタ１０の接合容量Ｃjを低減することができ
る。以下に、その理由を述べる。
アス電圧ＶRを印加することによって、ソース領域１３
及びドレイン領域１４の周囲に形成した低濃度領域１６
のすべてを空乏化させているため、さらに、このＭＯＳ
トランジスタ１０の接合容量Ｃjを低減することができ
る。以下に、その理由を述べる。
【００５４】一般に、Ｐ型のウェル領域１２は、Ｎ型基
板１１の表面にＰ型不純物を注入し、そのＰ型不純物を
熱拡散処理によりＮ型基板１１の内部に拡散させること
によって形成されている。すなわち、熱拡散によって形
成されているウェル領域１２の濃度ＣWは、その内部に
おいて均一ではなく、表面近傍（ソース領域１３及びド
レイン領域１４の側面部）の濃度が最も高くなってい
る。また、（２），（３）式より明らかなように、ウェ
ル領域１２の濃度ＣWが高い部分では空乏層の広がりが
抑制され、その部分（ソース領域１３及びドレイン領域
１４の側面部）において接合容量Ｃjが最も大きくな
る。これは、（２），（３）式より明らかなように、ウ
ェル領域の濃度ＣWが高いと空乏層の広がりが抑圧され
るからである。
板１１の表面にＰ型不純物を注入し、そのＰ型不純物を
熱拡散処理によりＮ型基板１１の内部に拡散させること
によって形成されている。すなわち、熱拡散によって形
成されているウェル領域１２の濃度ＣWは、その内部に
おいて均一ではなく、表面近傍（ソース領域１３及びド
レイン領域１４の側面部）の濃度が最も高くなってい
る。また、（２），（３）式より明らかなように、ウェ
ル領域１２の濃度ＣWが高い部分では空乏層の広がりが
抑制され、その部分（ソース領域１３及びドレイン領域
１４の側面部）において接合容量Ｃjが最も大きくな
る。これは、（２），（３）式より明らかなように、ウ
ェル領域の濃度ＣWが高いと空乏層の広がりが抑圧され
るからである。
【００５５】本実施例においては、上記のウェル領域１
２の濃度ＣWが高い部分（すなわち、ソース領域１３と
ドレイン領域１４の間及びその周囲）にＮ型低濃度領域
１６を形成し、ＰＮ接合に逆バイアス電圧ＶRを印加す
ることにより、Ｎ型低濃度領域１６を空乏化させてい
る。
２の濃度ＣWが高い部分（すなわち、ソース領域１３と
ドレイン領域１４の間及びその周囲）にＮ型低濃度領域
１６を形成し、ＰＮ接合に逆バイアス電圧ＶRを印加す
ることにより、Ｎ型低濃度領域１６を空乏化させてい
る。
【００５６】従って、空乏層の横方向への広がりが増加
するため、ソース領域１３及びドレイン領域１４の側面
部の容量が減少する。
するため、ソース領域１３及びドレイン領域１４の側面
部の容量が減少する。
【００５７】一方、本実施例のＭＯＳトランジスタ１０
は、構造としては、ノーマリオン型のトランジスタであ
るが、ＰＮ接合に逆バイアス電圧ＶRを印加することに
より、ノーマリオフ特性を得ている。従って、高いチャ
ネルコンダクタンスを確保することができる。以下に、
その理由を説明する。
は、構造としては、ノーマリオン型のトランジスタであ
るが、ＰＮ接合に逆バイアス電圧ＶRを印加することに
より、ノーマリオフ特性を得ている。従って、高いチャ
ネルコンダクタンスを確保することができる。以下に、
その理由を説明する。
【００５８】ＭＯＳトランジスタ１０のチャネルコンダ
クタンスｇDは、従来例に示す（４）式より明らかなよ
うに、（ＶGS−ＶT）に比例している。従って、同一の
ＶGSにおいてｇDの値を大きくするには、しきい値電圧
ＶTを小さい値に抑える必要がある。そのために、例え
ば、しきい値電圧ＶTを負の値にすることが考えられ
る。しかしながら、本実施例の仮定においては、ゲート
電極１５に印加されるパルス電圧ＶGが０Ｖ（ＯＦＦ動
作時）と５Ｖ（ＯＮ動作時）であるので、しきい値電圧
ＶTが負の値とされると、ゲート電極１５にローレベル
の電圧（＝０Ｖ）が印加されたときに、このＭＯＳトラ
ンジスタ１０がＯＦＦしないため、スイッチング素子と
して機能しなくなる。従って、しきい値電圧ＶTを負の
値とすることはできない。そこで、しきい値電圧Ｖ
Tは、正の小さな値にする必要がある。
クタンスｇDは、従来例に示す（４）式より明らかなよ
うに、（ＶGS−ＶT）に比例している。従って、同一の
ＶGSにおいてｇDの値を大きくするには、しきい値電圧
ＶTを小さい値に抑える必要がある。そのために、例え
ば、しきい値電圧ＶTを負の値にすることが考えられ
る。しかしながら、本実施例の仮定においては、ゲート
電極１５に印加されるパルス電圧ＶGが０Ｖ（ＯＦＦ動
作時）と５Ｖ（ＯＮ動作時）であるので、しきい値電圧
ＶTが負の値とされると、ゲート電極１５にローレベル
の電圧（＝０Ｖ）が印加されたときに、このＭＯＳトラ
ンジスタ１０がＯＦＦしないため、スイッチング素子と
して機能しなくなる。従って、しきい値電圧ＶTを負の
値とすることはできない。そこで、しきい値電圧Ｖ
Tは、正の小さな値にする必要がある。
【００５９】仮に、ＰＮ接合に印加する逆バイアス電圧
ＶR（＝５Ｖ）を印加した場合に伴うしきい値電圧ＶTの
変化量ΔＶTを、従来例の場合と同様に、２．７Ｖとす
ると、逆バイアス電圧ＶRの印加前のしきい値電圧ＶTを
−１．７Ｖ（ノーマリオン型のＭＯＳトランジスタであ
るため）に設定しておくと、逆バイアス電圧ＶRの印加
により、しきい値電圧ＶTを１Ｖ（＝−１．７Ｖ＋２．
７Ｖ）とすることができ、従来例に示す場合（しきい値
電圧ＶTが３．７Ｖに変位した場合）に比べて、しきい
値電圧ＶTを小さい値に抑えることができるとともに、
ノーマリオフ特性を得ることもできる。従って、しきい
値電圧ＶTを小さい値に抑えることに対応して、（４）
式より、このＭＯＳトランジスタ１０は、高いチャネル
コンダクタンスｇDを得ることができる。
ＶR（＝５Ｖ）を印加した場合に伴うしきい値電圧ＶTの
変化量ΔＶTを、従来例の場合と同様に、２．７Ｖとす
ると、逆バイアス電圧ＶRの印加前のしきい値電圧ＶTを
−１．７Ｖ（ノーマリオン型のＭＯＳトランジスタであ
るため）に設定しておくと、逆バイアス電圧ＶRの印加
により、しきい値電圧ＶTを１Ｖ（＝−１．７Ｖ＋２．
７Ｖ）とすることができ、従来例に示す場合（しきい値
電圧ＶTが３．７Ｖに変位した場合）に比べて、しきい
値電圧ＶTを小さい値に抑えることができるとともに、
ノーマリオフ特性を得ることもできる。従って、しきい
値電圧ＶTを小さい値に抑えることに対応して、（４）
式より、このＭＯＳトランジスタ１０は、高いチャネル
コンダクタンスｇDを得ることができる。
【００６０】以上に説明したＭＯＳトランジスタ１０
は、図３に示す固体撮像装置のスイッチング素子として
用いることができる。図３に示す固体撮像装置１の構成
は、図６に示す固体撮像装置の構成と基本的に同様であ
る。すなわち、本実施例においては、図２に示すＭＯＳ
トランジスタ１０を、水平走査回路５（制御手段）の制
御に対応して、撮像領域２（光電変換手段）から出力さ
れる信号を出力信号線６（出力手段）に転送するスイッ
チング素子である水平転送ＭＯＳトランジスタ３（転送
手段）として使用する。
は、図３に示す固体撮像装置のスイッチング素子として
用いることができる。図３に示す固体撮像装置１の構成
は、図６に示す固体撮像装置の構成と基本的に同様であ
る。すなわち、本実施例においては、図２に示すＭＯＳ
トランジスタ１０を、水平走査回路５（制御手段）の制
御に対応して、撮像領域２（光電変換手段）から出力さ
れる信号を出力信号線６（出力手段）に転送するスイッ
チング素子である水平転送ＭＯＳトランジスタ３（転送
手段）として使用する。
【００６１】本実施例においては、チャネルコンダクタ
ンスを低下させることなく寄生容量をさらに低減したＭ
ＯＳトランジスタ１０を用いているので、出力信号線６
に発生する寄生容量ＣHを、従来例に比べてさらに（約
１／３に）低減することができる。
ンスを低下させることなく寄生容量をさらに低減したＭ
ＯＳトランジスタ１０を用いているので、出力信号線６
に発生する寄生容量ＣHを、従来例に比べてさらに（約
１／３に）低減することができる。
【００６２】また、本発明においては、ＭＯＳトランジ
スタを他の構造にすることも可能である。図４は、本発
明を適用したＭＯＳトランジスタの他の実施例の構成を
示す断面図である。同図に示すＭＯＳトランジスタ１０
Ａの構成は、図１に示すＭＯＳトランジスタ１０の構成
と基本的に同様であるが、以下に示す点が異なってい
る。
スタを他の構造にすることも可能である。図４は、本発
明を適用したＭＯＳトランジスタの他の実施例の構成を
示す断面図である。同図に示すＭＯＳトランジスタ１０
Ａの構成は、図１に示すＭＯＳトランジスタ１０の構成
と基本的に同様であるが、以下に示す点が異なってい
る。
【００６３】すなわち、本実施例におけるＭＯＳトラン
ジスタ１０Ａにおいては、ウェル領域１２の表面付近に
サイズの小さいＮ+型高濃度領域１３Ａが形成され、Ｎ+
型高濃度領域１４Ａが、Ｎ+型高濃度領域１３Ａの外周
に、環状に形成されている。また、Ｎ型低濃度領域１６
Ａが、Ｎ+型高濃度領域１３ＡとＮ+型高濃度領域１４Ａ
の間、及びＮ+型高濃度領域１４Ａの周囲に形成されて
いる。Ｎ+型高濃度領域１３ＡとＮ+型高濃度領域１４Ａ
の間のＮ型低濃度領域１６Ａの上部の絶縁膜１７中に
は、ゲート電極１５Ａが、環状に形成されている。
ジスタ１０Ａにおいては、ウェル領域１２の表面付近に
サイズの小さいＮ+型高濃度領域１３Ａが形成され、Ｎ+
型高濃度領域１４Ａが、Ｎ+型高濃度領域１３Ａの外周
に、環状に形成されている。また、Ｎ型低濃度領域１６
Ａが、Ｎ+型高濃度領域１３ＡとＮ+型高濃度領域１４Ａ
の間、及びＮ+型高濃度領域１４Ａの周囲に形成されて
いる。Ｎ+型高濃度領域１３ＡとＮ+型高濃度領域１４Ａ
の間のＮ型低濃度領域１６Ａの上部の絶縁膜１７中に
は、ゲート電極１５Ａが、環状に形成されている。
【００６４】本実施例においても、図１及び図２に示す
実施例の場合と同様の仮定が成り立っているものとする
（すなわち、本実施例においても、Ｎ+型高濃度領域１
３Ａをソース領域と呼び、Ｎ+型高濃度領域１４Ａをド
レイン領域と呼ぶことにする）。
実施例の場合と同様の仮定が成り立っているものとする
（すなわち、本実施例においても、Ｎ+型高濃度領域１
３Ａをソース領域と呼び、Ｎ+型高濃度領域１４Ａをド
レイン領域と呼ぶことにする）。
【００６５】図５は、図４に示すＭＯＳトランジスタ１
０ＡのＰＮ接合（ソース領域１３Ａ及びドレイン領域１
４Ａと、ウェル領域１２の間のＰＮ接合）を逆バイアス
状態とした場合の様子を示す断面図である。なお、ポテ
ンシャルＶG，ＶS，ＶD，ＶWは、図２に示す場合と同様
の値をとるものとする。
０ＡのＰＮ接合（ソース領域１３Ａ及びドレイン領域１
４Ａと、ウェル領域１２の間のＰＮ接合）を逆バイアス
状態とした場合の様子を示す断面図である。なお、ポテ
ンシャルＶG，ＶS，ＶD，ＶWは、図２に示す場合と同様
の値をとるものとする。
【００６６】このような構造にした場合においても、Ｐ
Ｎ接合に逆バイアス電圧ＶRを印加することにより、Ｎ+
型高濃度領域１３Ａ，１４Ａの周囲、及びＮ型低濃度領
域１６Ａの全てが空乏化されて空乏層２０Ａが形成され
る。従って、従来の場合に比べて、ＰＮ接合容量Ｃjを
小さくすることができる。なお、本実施例においても、
図２に示す実施例の場合と同様の理由により、ＭＯＳト
ランジスタ１０ＢのチャネルコンダクタンスｇDを高い
値とすることができる。
Ｎ接合に逆バイアス電圧ＶRを印加することにより、Ｎ+
型高濃度領域１３Ａ，１４Ａの周囲、及びＮ型低濃度領
域１６Ａの全てが空乏化されて空乏層２０Ａが形成され
る。従って、従来の場合に比べて、ＰＮ接合容量Ｃjを
小さくすることができる。なお、本実施例においても、
図２に示す実施例の場合と同様の理由により、ＭＯＳト
ランジスタ１０ＢのチャネルコンダクタンスｇDを高い
値とすることができる。
【００６７】さらに、本実施例においては、Ｎ+型高濃
度領域（ソース領域）１３ＡがＮ+型高濃度領域（ドレ
イン領域）１４Ａに比べて小さいサイズであるので、Ｎ
+型高濃度領域１３ＡにおけるＰＮ接合容量が、Ｎ+型高
濃度領域１４ＡのＰＮ接合容量よりも小さくなる。一
方、図３に示す固体撮像装置においては、従来例に示し
たように、出力信号線６に発生する寄生容量ＣHが問題
とされている。従って、本実施例のＭＯＳトランジスタ
１０Ａを図３の水平転送ＭＯＳトランジスタ３として用
いる場合、Ｎ+型高濃度領域１３Ａを出力信号線６に接
続することにより、出力信号線６に発生する寄生容量Ｃ
Hを小さくすることができる。すなわち、図５に示すＭ
ＯＳトランジスタ１０Ａは、ソースまたはドレインのい
ずれか一方の寄生容量だけを小さくする場合に適してい
る。
度領域（ソース領域）１３ＡがＮ+型高濃度領域（ドレ
イン領域）１４Ａに比べて小さいサイズであるので、Ｎ
+型高濃度領域１３ＡにおけるＰＮ接合容量が、Ｎ+型高
濃度領域１４ＡのＰＮ接合容量よりも小さくなる。一
方、図３に示す固体撮像装置においては、従来例に示し
たように、出力信号線６に発生する寄生容量ＣHが問題
とされている。従って、本実施例のＭＯＳトランジスタ
１０Ａを図３の水平転送ＭＯＳトランジスタ３として用
いる場合、Ｎ+型高濃度領域１３Ａを出力信号線６に接
続することにより、出力信号線６に発生する寄生容量Ｃ
Hを小さくすることができる。すなわち、図５に示すＭ
ＯＳトランジスタ１０Ａは、ソースまたはドレインのい
ずれか一方の寄生容量だけを小さくする場合に適してい
る。
【００６８】
【発明の効果】以上のように、本発明の固体撮像装置、
ＭＯＳトランジスタ及び寄生容量抑制方法によれば、第
１導電型のウェル領域中に形成されている第２導電型の
第１の高濃度領域と第２の高濃度領域の間及び周囲に、
第２導電型の低濃度領域を形成し、ウェル領域と第１及
び第２の高濃度領域との間の、第１導電型と第２導電型
の接合を逆バイアス状態にするようにしたので、ＭＯＳ
トランジスタのチャネルコンダクタンスを低減すること
なく寄生容量を抑制することができる。
ＭＯＳトランジスタ及び寄生容量抑制方法によれば、第
１導電型のウェル領域中に形成されている第２導電型の
第１の高濃度領域と第２の高濃度領域の間及び周囲に、
第２導電型の低濃度領域を形成し、ウェル領域と第１及
び第２の高濃度領域との間の、第１導電型と第２導電型
の接合を逆バイアス状態にするようにしたので、ＭＯＳ
トランジスタのチャネルコンダクタンスを低減すること
なく寄生容量を抑制することができる。
【図１】本発明を適用したＭＯＳトランジスタの一実施
例の構成を示す断面図である。
例の構成を示す断面図である。
【図２】図１に示すＭＯＳトランジスタ１０のソース領
域１３及びドレイン領域１４と、ウェル用域１２の間の
ＰＮ接合を逆バイアス状態にした場合の状態を示す断面
図である。
域１３及びドレイン領域１４と、ウェル用域１２の間の
ＰＮ接合を逆バイアス状態にした場合の状態を示す断面
図である。
【図３】本発明を適用した固体撮像装置の一実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図４】本発明を適用したＭＯＳトランジスタの他の実
施例の構成を示す断面図である。
施例の構成を示す断面図である。
【図５】図４に示すＭＯＳトランジスタ１０Ａのソース
領域１３Ａ及びドレイン領域１４Ａと、ウェル領域１２
の間のＰＮ接合を逆バイアス状態にした場合の様子を示
す断面図である。
領域１３Ａ及びドレイン領域１４Ａと、ウェル領域１２
の間のＰＮ接合を逆バイアス状態にした場合の様子を示
す断面図である。
【図６】従来の固体撮像装置の一構成例を示すブロック
図である。
図である。
【図７】従来のＭＯＳトランジスタの構成例を示す断面
図である。
図である。
【図８】図７に示すＭＯＳトランジスタ１０Ｂの、ソー
ス領域１３及びドレイン領域１４と、ウェル領域１２の
間のＰＮ接合を逆バイアス状態にした場合の状態を示す
断面図である。
ス領域１３及びドレイン領域１４と、ウェル領域１２の
間のＰＮ接合を逆バイアス状態にした場合の状態を示す
断面図である。
【符号の説明】 １ 固体撮像装置 ２ 撮像領域 ３ 水平転送ＭＯＳトランジスタ ４ 垂直信号線 ５ 水平走査回路 ６ 出力信号線 ７ 出力端 １０，１０Ａ，１０Ｂ ＭＯＳトランジスタ １１ Ｎ型基板 １２ ウェル領域 １２Ａ コンタクト領域 １３，１３Ａ，１４，１４Ａ Ｎ+型高濃度領域 １５ ゲート電極 １６ Ｎ型低濃度領域 １７ 絶縁膜 ２０，２０Ａ，２０Ｂ 空乏層
Claims (5)
- 【請求項１】 被写体の光を信号電荷に光電変換して蓄
積する光電変換手段と、 前記光電変換手段により生成された前記信号電荷を外部
に出力する出力手段と、 前記光電変換手段と前記出力手段の間に配置され、前記
光電変換手段から前記出力手段に前記信号電荷を転送す
る転送手段と、 前記転送手段をオンまたはオフすることにより、前記信
号電荷の読み出しを制御する制御手段とを備える固体撮
像装置において、 前記転送手段は、 半導体基板中に形成されている第１導電型の低濃度のウ
ェル領域と、 前記ウェル領域へのコンタクトを形成する、第１導電型
の高濃度のコンタクト領域と、 前記ウェル領域中の表面付近に形成されている、前記第
１導電型と反対の第２導電型の第１の高濃度領域と、 前記ウェル領域中の表面付近の前記第１の高濃度領域と
対応する位置に形成されている第２導電型の第２の高濃
度領域と、 前記ウェル領域中の表面付近の、前記第１の高濃度領域
と前記第２の高濃度領域の間と、前記第１及び第２の高
濃度領域の周囲に形成されている第２導電型の低濃度領
域と、 前記第１の高濃度領域と第２の高濃度領域の間の、前記
第２導電型の低能度領域の上部に形成されているゲート
領域とを備え、 前記第１及び第２の高濃度領域の周囲と前記低濃度領域
が空乏化されるように、前記第１及び第２の高濃度領域
と前記ウェル領域の間の前記第１導電型と前記第２導電
型の接合が常に逆バイアス状態とされていることを特徴
とする固体撮像装置。 - 【請求項２】 被写体の光を信号電荷に光電変換して蓄
積する光電変換手段と、 前記光電変換手段により生成された前記信号電荷を外部
に出力する出力手段と、 前記光電変換手段と前記出力手段の間に配置され、前記
光電変換手段から前記出力手段に前記信号電荷を転送す
る転送手段と、 前記転送手段をオンまたはオフすることにより、前記信
号電荷の読み出しを制御する制御手段とを備える固体撮
像装置において、 前記転送手段は、 半導体基板中に形成されている第１導電型の低濃度のウ
ェル領域と、 前記ウェル領域へのコンタクトを形成する、第１導電型
の高濃度のコンタクト領域と、 前記ウェル領域中の表面付近に形成されている、前記第
１導電型と反対の第２導電型の第１の高濃度領域と、 前記ウェル領域中の表面付近の前記第１の高濃度領域の
外周に環状に形成されている第２導電型の第２の高濃度
領域と、 前記ウェル領域中の表面付近の、前記第１の高濃度領域
と前記第２の高濃度領域の間と、前記第２の高濃度領域
の周囲に形成されている第２導電型の低濃度領域と、 前記第２導電型の低濃度領域の上部に環状に形成されて
いるゲート領域とを備え、 前記第１及び第２の高濃度領域の周囲と前記低濃度領域
が空乏化されるように、前記第１及び第２の高濃度領域
と前記ウェル領域の間の前記第１導電型と前記第２導電
型の接合が常に逆バイアス状態とされていることを特徴
とする固体撮像装置。 - 【請求項３】 前記第１の高濃度領域は、前記出力手段
に接続され、 前記第２の高濃度領域は、前記光電変換手段に接続され
ていることを特徴とする請求項２に記載の固体撮像装
置。 - 【請求項４】 半導体基板中に形成されている第１導電
型の低濃度のウェル領域と、 前記ウェル領域へのコンタクトを形成する、第１導電型
の高濃度のコンタクト領域と、 前記ウェル領域中の表面付近に形成されている、前記第
１導電型と反対の第２導電型の第１の高濃度領域と、 前記ウェル領域中の表面付近の前記第１の高濃度領域と
対応する位置に形成されている第２導電型の第２の高濃
度領域と、 前記ウェル領域中の表面付近の、前記第１の高濃度領域
と前記第２の高濃度領域の間と、前記第１及び第２の高
濃度領域の周囲に形成されている第２導電型の低濃度領
域と、 前記第１の高濃度領域と第２の高濃度領域の間の、前記
第２導電型の低能度領域の上部に形成されているゲート
領域とを備え、 前記第１及び第２の高濃度領域の周囲と前記低濃度領域
が空乏化されるように、前記第１及び第２の高濃度領域
と前記ウェル領域の間の前記第１導電型と前記第２導電
型の接合が常に逆バイアス状態とされていることを特徴
とするＭＯＳトランジスタ。 - 【請求項５】 半導体基板中に、低濃度の第１導電型の
ウェル領域を形成し、 前記ウェル領域中の所定の位置に、高濃度の第１導電型
のコンタクト領域を形成し、 前記ウェル領域中の表面付近に、第２導電型の第１の高
濃度領域と第２の高濃度領域を形成し、 前記ウェル領域中の表面付近の、前記第１の高濃度領域
と前記第２の高濃度領域の間と、前記第１及び第２の高
濃度領域の周囲に、第２導電型の低濃度領域を形成し、 前記第１の高濃度領域と第２の高濃度領域の間の、前記
第２導電型の低能度領域の上部に、ゲート領域を形成
し、 前記第１及び第２の高濃度領域の周囲と前記低濃度領域
の全てを空乏化するように、前記第１及び第２の高濃度
領域と前記ウェル領域の間の前記第１導電型と第２導電
型の接合を常に逆バイアス状態とすることを特徴とする
寄生容量抑制方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06590696A JP3553576B2 (ja) | 1996-03-22 | 1996-03-22 | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 |
| US08/812,482 US6111281A (en) | 1996-03-22 | 1997-03-06 | Solid-state image-pickup device and MOS transistor having a reduced incidental capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06590696A JP3553576B2 (ja) | 1996-03-22 | 1996-03-22 | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260628A true JPH09260628A (ja) | 1997-10-03 |
| JP3553576B2 JP3553576B2 (ja) | 2004-08-11 |
Family
ID=13300482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06590696A Expired - Fee Related JP3553576B2 (ja) | 1996-03-22 | 1996-03-22 | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6111281A (ja) |
| JP (1) | JP3553576B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255680B1 (en) | 1998-03-30 | 2001-07-03 | Nec Corporation | Solid-state image sensor |
| JP2008132583A (ja) * | 2006-10-24 | 2008-06-12 | Seiko Epson Corp | Ｍｅｍｓデバイス |
| JP2010214588A (ja) * | 2006-10-24 | 2010-09-30 | Seiko Epson Corp | Ｍｅｍｓデバイス |
| US9570506B2 (en) | 2014-05-14 | 2017-02-14 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method of the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6373094B2 (en) * | 1998-09-11 | 2002-04-16 | Texas Instruments Incorporated | EEPROM cell using conventional process steps |
| US7075575B2 (en) * | 2000-11-06 | 2006-07-11 | Isetex, Inc. | Gated vertical punch through device used as a high performance charge detection amplifier |
| KR20060078925A (ko) * | 2004-12-30 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 전류의 제어가 정반대인 금속 산화물 반도체 트랜지스터 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053311A (ja) * | 1991-06-26 | 1993-01-08 | Hitachi Ltd | 半導体装置並びにその製造法 |
| JPH05259428A (ja) * | 1992-03-09 | 1993-10-08 | Sony Corp | 半導体装置 |
| JPH06291076A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 接合部構造およびその製造方法 |
| JPH07130986A (ja) * | 1993-06-23 | 1995-05-19 | Matsushita Electric Ind Co Ltd | 電荷検出装置およびその駆動方法 |
| JPH08130300A (ja) * | 1994-10-31 | 1996-05-21 | Nikon Corp | 固体撮像装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3814992A (en) * | 1972-06-22 | 1974-06-04 | Ibm | High performance fet |
| JPS5822901B2 (ja) * | 1978-12-01 | 1983-05-12 | 株式会社日立製作所 | 固体撮像装置 |
| JPS58177086A (ja) * | 1982-04-10 | 1983-10-17 | Sony Corp | 固体撮像素子 |
| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
| US4990974A (en) * | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| US5369295A (en) * | 1992-01-28 | 1994-11-29 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor with reduced gate and diffusion capacitance |
-
1996
- 1996-03-22 JP JP06590696A patent/JP3553576B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-06 US US08/812,482 patent/US6111281A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053311A (ja) * | 1991-06-26 | 1993-01-08 | Hitachi Ltd | 半導体装置並びにその製造法 |
| JPH05259428A (ja) * | 1992-03-09 | 1993-10-08 | Sony Corp | 半導体装置 |
| JPH06291076A (ja) * | 1993-03-31 | 1994-10-18 | Sony Corp | 接合部構造およびその製造方法 |
| JPH07130986A (ja) * | 1993-06-23 | 1995-05-19 | Matsushita Electric Ind Co Ltd | 電荷検出装置およびその駆動方法 |
| JPH08130300A (ja) * | 1994-10-31 | 1996-05-21 | Nikon Corp | 固体撮像装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255680B1 (en) | 1998-03-30 | 2001-07-03 | Nec Corporation | Solid-state image sensor |
| JP2008132583A (ja) * | 2006-10-24 | 2008-06-12 | Seiko Epson Corp | Ｍｅｍｓデバイス |
| JP2010214588A (ja) * | 2006-10-24 | 2010-09-30 | Seiko Epson Corp | Ｍｅｍｓデバイス |
| US8395227B2 (en) | 2006-10-24 | 2013-03-12 | Seiko Epson Corporation | MEMS device having a movable electrode |
| US9570506B2 (en) | 2014-05-14 | 2017-02-14 | Canon Kabushiki Kaisha | Photoelectric conversion device and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6111281A (en) | 2000-08-29 |
| JP3553576B2 (ja) | 2004-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5192990A (en) | Output circuit for image sensor | |
| US7960765B2 (en) | Method and apparatus for providing an integrated circuit having p and n doped gates | |
| EP1642340B1 (en) | Tailoring gate work-function in image sensors | |
| US5369047A (en) | Method of making a BCD low noise high sensitivity charge detection amplifier for high performance image sensors | |
| JPH11261046A (ja) | 固体撮像装置 | |
| JPH07176781A (ja) | 光電変換素子 | |
| KR100504562B1 (ko) | 씨모스 이미지 센서 | |
| US5477070A (en) | Drive transistor for CCD-type image sensor | |
| US7408211B2 (en) | Transfer transistor of CMOS image sensor | |
| JP3553576B2 (ja) | 固体撮像装置、ｍｏｓトランジスタ及び寄生容量抑制方法 | |
| JP3624042B2 (ja) | 光電変換装置 | |
| EP0613188B1 (en) | A charge transferring device having an FDA type charge detecting section and a method for producing the same | |
| CN116314223B (zh) | 一种有效降低随机电报噪声的复合介质栅光敏探测器 | |
| JPH01502634A (ja) | イメージセンサ用出力回路 | |
| JPH0412068B2 (ja) | ||
| EP0536688B1 (en) | MOS transistor and charge detector using same | |
| JP3060649B2 (ja) | 半導体装置及びその駆動方法 | |
| JP2000277718A (ja) | 半導体集積回路装置 | |
| JPH05243281A (ja) | 半導体装置及びその製造方法 | |
| JP2993112B2 (ja) | 電荷転送装置 | |
| JPH0563177A (ja) | Ｃｃｄ撮像素子 | |
| JP3152920B2 (ja) | 電荷転送装置およびその製造方法 | |
| KR20040076826A (ko) | 수직 전하 전송 액티브 픽셀 센서 | |
| JPH07273340A (ja) | Ｓｏｉ型トランジスタ | |
| JP3387275B2 (ja) | 薄膜スイッチング素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040416 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040429 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |