JPH07131028A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07131028A JPH07131028A JP5295927A JP29592793A JPH07131028A JP H07131028 A JPH07131028 A JP H07131028A JP 5295927 A JP5295927 A JP 5295927A JP 29592793 A JP29592793 A JP 29592793A JP H07131028 A JPH07131028 A JP H07131028A
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Abstract
(57)【要約】
【目的】 比較的大面積のガラス基板上にＰＭＯＳとＮ
ＭＯＳの両薄膜トランジスタを形成する際に、不純物注
入マスクとして耐熱性の低いフォトレジストを使用可能
とする。 【構成】 例えばＰＭＯＳ用半導体薄膜１３の中央部の
上には、下層ゲート絶縁膜１５を介して、上層ゲート絶
縁膜１６およびゲート電極２１がパターン形成されてい
る。すなわち、ＰＭＯＳ用半導体薄膜１３のソース・ド
レイン領域１３ｂとなる部分の上面には膜厚２０ｎｍ程
度以下の酸化シリコンからなる下層ゲート絶縁膜１５の
みが形成されている。このため、ボロンイオンを３０ｋ
Ｖ程度の低加速電圧で注入することができる。したがっ
て、ガラス基板１１として３００×３００ｍｍ以上の比
較的大面積のものを用いても基板温度の上昇を抑えるこ
とができる。この結果、ＮＭＯＳ半導体薄膜１４の部分
を覆う不純物注入マスクとして耐熱性の低いフォトレジ
スト２３を使用することができる。
ＭＯＳの両薄膜トランジスタを形成する際に、不純物注
入マスクとして耐熱性の低いフォトレジストを使用可能
とする。 【構成】 例えばＰＭＯＳ用半導体薄膜１３の中央部の
上には、下層ゲート絶縁膜１５を介して、上層ゲート絶
縁膜１６およびゲート電極２１がパターン形成されてい
る。すなわち、ＰＭＯＳ用半導体薄膜１３のソース・ド
レイン領域１３ｂとなる部分の上面には膜厚２０ｎｍ程
度以下の酸化シリコンからなる下層ゲート絶縁膜１５の
みが形成されている。このため、ボロンイオンを３０ｋ
Ｖ程度の低加速電圧で注入することができる。したがっ
て、ガラス基板１１として３００×３００ｍｍ以上の比
較的大面積のものを用いても基板温度の上昇を抑えるこ
とができる。この結果、ＮＭＯＳ半導体薄膜１４の部分
を覆う不純物注入マスクとして耐熱性の低いフォトレジ
スト２３を使用することができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】セルフアライメント型の薄膜トランジス
タを製造する場合、同一のガラス基板上にＰＭＯＳ薄膜
トランジスタとＮＭＯＳ薄膜トランジスタとを形成する
ことがある。この場合、まず、例えば図６に示すよう
に、ガラス基板１の上面全体に酸化シリコンからなる下
地層２を形成する。次に、下地層２の上面の別々の箇所
にポリシリコン等からなるＰＭＯＳ用半導体薄膜３およ
びＮＭＯＳ用半導体薄膜４を形成する。次に、全上面に
ゲート絶縁膜５を形成する。次に、両半導体薄膜３、４
の中央部（チャネル領域３ａを形成すべき領域）に対応
する部分のゲート絶縁膜５の上面にゲート電極６、７を
形成する。次に、ＰＭＯＳ薄膜トランジスタ形成領域以
外の領域における上面全体にフォトレジスト８を形成す
る。次に、フォトレジスト８およびゲート電極６をマス
クとしてイオン注入装置によりＰＭＯＳ用半導体薄膜３
にボロンイオン（Ｐ型不純物）を注入し、これによりゲ
ート電極６に対応する部分におけるＰＭＯＳ用半導体薄
膜３の中央部をチャネル領域３ａとし、その両側をボロ
ンイオン注入領域からなるソース・ドレイン領域３ｂと
している。この後、フォトレジスト８を剥離する。次
に、図７に示すように、ＮＭＯＳ薄膜トランジスタ形成
領域以外の領域における上面全体に別のフォトレジスト
９を形成する。次に、フォトレジスト９およびゲート電
極７をマスクとしてイオン注入装置によりＮＭＯＳ用半
導体薄膜４にリンイオン（Ｎ型不純物）を注入し、これ
によりゲート電極７に対応する部分におけるＮＭＯＳ用
半導体薄膜４の中央部をチャネル領域４ａとし、その両
側をリンイオン注入領域からなるソース・ドレイン領域
４ｂとしている。
タを製造する場合、同一のガラス基板上にＰＭＯＳ薄膜
トランジスタとＮＭＯＳ薄膜トランジスタとを形成する
ことがある。この場合、まず、例えば図６に示すよう
に、ガラス基板１の上面全体に酸化シリコンからなる下
地層２を形成する。次に、下地層２の上面の別々の箇所
にポリシリコン等からなるＰＭＯＳ用半導体薄膜３およ
びＮＭＯＳ用半導体薄膜４を形成する。次に、全上面に
ゲート絶縁膜５を形成する。次に、両半導体薄膜３、４
の中央部（チャネル領域３ａを形成すべき領域）に対応
する部分のゲート絶縁膜５の上面にゲート電極６、７を
形成する。次に、ＰＭＯＳ薄膜トランジスタ形成領域以
外の領域における上面全体にフォトレジスト８を形成す
る。次に、フォトレジスト８およびゲート電極６をマス
クとしてイオン注入装置によりＰＭＯＳ用半導体薄膜３
にボロンイオン（Ｐ型不純物）を注入し、これによりゲ
ート電極６に対応する部分におけるＰＭＯＳ用半導体薄
膜３の中央部をチャネル領域３ａとし、その両側をボロ
ンイオン注入領域からなるソース・ドレイン領域３ｂと
している。この後、フォトレジスト８を剥離する。次
に、図７に示すように、ＮＭＯＳ薄膜トランジスタ形成
領域以外の領域における上面全体に別のフォトレジスト
９を形成する。次に、フォトレジスト９およびゲート電
極７をマスクとしてイオン注入装置によりＮＭＯＳ用半
導体薄膜４にリンイオン（Ｎ型不純物）を注入し、これ
によりゲート電極７に対応する部分におけるＮＭＯＳ用
半導体薄膜４の中央部をチャネル領域４ａとし、その両
側をリンイオン注入領域からなるソース・ドレイン領域
４ｂとしている。
【０００３】
【発明が解決しようとする課題】ところで、このような
薄膜トランジスタの製造方法では、半導体薄膜３、４上
に形成されたゲート絶縁膜５を介して不純物を注入する
ことになるので、ゲート絶縁膜５が例えば膜厚１００ｎ
ｍ以上の酸化シリコン膜によって形成されている場合、
不純物注入の加速電圧を１００ｋＶ以上の高加速電圧と
する必要がある。一方、ガラス基板１として３００×３
００ｍｍ以上の比較的大面積のものを用いる場合には、
不純物注入を１００ｋＶ以上の高加速電圧で行うと、基
板温度の上昇が激しくて３００℃以上にもなり、このた
め不純物注入用のマスクとして耐熱性の低いフォトレジ
スト８、９を使用することができなくなってしまう。そ
こで、このような場合には、高耐熱マスクをフォトリソ
グラフィ技術によって形成しているが、工程数が増加
し、コスト高になるという問題があった。この発明の目
的は、比較的大面積のガラス基板を用いても、不純物注
入マスクとして耐熱性の低いフォトレジストを使用する
ことのできる薄膜トランジスタの製造方法を提供するこ
とにある。
薄膜トランジスタの製造方法では、半導体薄膜３、４上
に形成されたゲート絶縁膜５を介して不純物を注入する
ことになるので、ゲート絶縁膜５が例えば膜厚１００ｎ
ｍ以上の酸化シリコン膜によって形成されている場合、
不純物注入の加速電圧を１００ｋＶ以上の高加速電圧と
する必要がある。一方、ガラス基板１として３００×３
００ｍｍ以上の比較的大面積のものを用いる場合には、
不純物注入を１００ｋＶ以上の高加速電圧で行うと、基
板温度の上昇が激しくて３００℃以上にもなり、このた
め不純物注入用のマスクとして耐熱性の低いフォトレジ
スト８、９を使用することができなくなってしまう。そ
こで、このような場合には、高耐熱マスクをフォトリソ
グラフィ技術によって形成しているが、工程数が増加
し、コスト高になるという問題があった。この発明の目
的は、比較的大面積のガラス基板を用いても、不純物注
入マスクとして耐熱性の低いフォトレジストを使用する
ことのできる薄膜トランジスタの製造方法を提供するこ
とにある。
【０００４】
【課題を解決するための手段】この発明は、ガラス基板
上にＰＭＯＳ用半導体薄膜とＮＭＯＳ用半導体薄膜とを
形成し、これら半導体薄膜上に酸化シリコンからなる下
層ゲート絶縁膜、窒化シリコンからなる上層ゲート絶縁
膜およびゲート電極形成用膜をこの順で形成し、次いで
前記両半導体薄膜のチャネル領域を形成すべき領域以外
の領域における前記ゲート電極形成用膜および前記上層
ゲート絶縁膜をエッチングして除去し、この後前記ＰＭ
ＯＳ用半導体薄膜のソース・ドレイン領域を形成すべき
領域にＰ型不純物を注入する工程と、前記ＮＭＯＳ用半
導体薄膜のソース・ドレイン領域を形成すべき領域にＮ
型不純物を注入する工程とを行うようにしたものであ
る。
上にＰＭＯＳ用半導体薄膜とＮＭＯＳ用半導体薄膜とを
形成し、これら半導体薄膜上に酸化シリコンからなる下
層ゲート絶縁膜、窒化シリコンからなる上層ゲート絶縁
膜およびゲート電極形成用膜をこの順で形成し、次いで
前記両半導体薄膜のチャネル領域を形成すべき領域以外
の領域における前記ゲート電極形成用膜および前記上層
ゲート絶縁膜をエッチングして除去し、この後前記ＰＭ
ＯＳ用半導体薄膜のソース・ドレイン領域を形成すべき
領域にＰ型不純物を注入する工程と、前記ＮＭＯＳ用半
導体薄膜のソース・ドレイン領域を形成すべき領域にＮ
型不純物を注入する工程とを行うようにしたものであ
る。
【０００５】
【作用】この発明によれば、各半導体薄膜のチャネル領
域を形成すべき領域以外の領域におけるゲート電極形成
用膜および上層ゲート絶縁膜をエッチングして除去した
状態で不純物を注入することになるので、不純物を注入
する際の実質的なゲート絶縁膜の膜厚が下層ゲート絶縁
膜の膜厚となり、不純物注入を低加速電圧で行うことが
でき、したがって比較的大面積のガラス基板を用いても
基板温度の上昇を抑えることができ、ひいては一方の半
導体薄膜に不純物を注入する際に他方の半導体薄膜の部
分を覆う不純物注入マスクとして耐熱性の低いフォトレ
ジストを使用することができる。
域を形成すべき領域以外の領域におけるゲート電極形成
用膜および上層ゲート絶縁膜をエッチングして除去した
状態で不純物を注入することになるので、不純物を注入
する際の実質的なゲート絶縁膜の膜厚が下層ゲート絶縁
膜の膜厚となり、不純物注入を低加速電圧で行うことが
でき、したがって比較的大面積のガラス基板を用いても
基板温度の上昇を抑えることができ、ひいては一方の半
導体薄膜に不純物を注入する際に他方の半導体薄膜の部
分を覆う不純物注入マスクとして耐熱性の低いフォトレ
ジストを使用することができる。
【０００６】
【実施例】図１〜図５はそれぞれこの発明の一実施例に
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの製造方法について、すなわち同
一のガラス基板上にセルフアライメント型のＰＭＯＳ薄
膜トランジスタとＮＭＯＳ薄膜トランジスタとを形成す
る場合について説明する。
おける薄膜トランジスタの各製造工程を示したものであ
る。そこで、これらの図を順に参照しながら、この実施
例の薄膜トランジスタの製造方法について、すなわち同
一のガラス基板上にセルフアライメント型のＰＭＯＳ薄
膜トランジスタとＮＭＯＳ薄膜トランジスタとを形成す
る場合について説明する。
【０００７】まず、図１に示すように、ガラス基板１１
の上面全体にスパッタ装置により酸化シリコンからなる
下地層１２を１００ｎｍ程度の厚さに成膜する。次に、
下地層１２の上面の別々の個所にポリシリコン等からな
るＰＭＯＳ用半導体薄膜１３およびＮＭＯＳ用半導体薄
膜１４を形成する。この場合、一例として、まず下地層
２の上面全体にプラズマＣＶＤにより水素化アモルファ
スシリコン薄膜を５０ｎｍ程度の厚さに成膜し、次いで
窒素雰囲気中において４５０℃程度の温度で１時間程度
の脱水素処理を行い、次いでエキシマレーザを照射する
ことにより、アモルファスシリコン薄膜を結晶化してポ
リシリコン薄膜とし、次いでフォトリソグラフィ技術に
より不要な部分のポリシリコン薄膜をエッチングして除
去することにより、薄膜トランジスタ形成領域のみに半
導体薄膜１３、１４をパターン形成する。次に、全上面
にスパッタ装置により酸化シリコンからなる下層ゲート
絶縁膜１５を２０ｎｍ程度以下の厚さに成膜する。次
に、下層ゲート絶縁膜１５の上面全体にプラズマＣＶＤ
により窒化シリコンからなる上層ゲート絶縁膜１６を１
００〜２００ｎｍ程度望ましくは１６０ｎｍ程度の厚さ
に成膜する。次に、上層ゲート絶縁膜１６の上面全体に
スパッタ装置によりクロムからなるゲート電極形成用膜
１７を１００ｎｍ程度の厚さに成膜する。次に、両半導
体薄膜１３、１４の各中央部（チャネル領域を形成すべ
き領域）に対応する部分のゲート電極形成用膜１７の上
面にフォトリソグラフィ技術によりフォトレジストパタ
ーン１８、１９を形成する。
の上面全体にスパッタ装置により酸化シリコンからなる
下地層１２を１００ｎｍ程度の厚さに成膜する。次に、
下地層１２の上面の別々の個所にポリシリコン等からな
るＰＭＯＳ用半導体薄膜１３およびＮＭＯＳ用半導体薄
膜１４を形成する。この場合、一例として、まず下地層
２の上面全体にプラズマＣＶＤにより水素化アモルファ
スシリコン薄膜を５０ｎｍ程度の厚さに成膜し、次いで
窒素雰囲気中において４５０℃程度の温度で１時間程度
の脱水素処理を行い、次いでエキシマレーザを照射する
ことにより、アモルファスシリコン薄膜を結晶化してポ
リシリコン薄膜とし、次いでフォトリソグラフィ技術に
より不要な部分のポリシリコン薄膜をエッチングして除
去することにより、薄膜トランジスタ形成領域のみに半
導体薄膜１３、１４をパターン形成する。次に、全上面
にスパッタ装置により酸化シリコンからなる下層ゲート
絶縁膜１５を２０ｎｍ程度以下の厚さに成膜する。次
に、下層ゲート絶縁膜１５の上面全体にプラズマＣＶＤ
により窒化シリコンからなる上層ゲート絶縁膜１６を１
００〜２００ｎｍ程度望ましくは１６０ｎｍ程度の厚さ
に成膜する。次に、上層ゲート絶縁膜１６の上面全体に
スパッタ装置によりクロムからなるゲート電極形成用膜
１７を１００ｎｍ程度の厚さに成膜する。次に、両半導
体薄膜１３、１４の各中央部（チャネル領域を形成すべ
き領域）に対応する部分のゲート電極形成用膜１７の上
面にフォトリソグラフィ技術によりフォトレジストパタ
ーン１８、１９を形成する。
【０００８】次に、図２に示すように、両フォトレジス
トパターン１８、１９をマスクとしてドライエッチング
によりゲート電極形成用膜１７を除去し、次いで同じく
両フォトレジストパターン１８、１９をマスクとしてド
ライエッチングにより上層ゲート絶縁膜１６を除去す
る。上層ゲート絶縁膜１６を除去する場合、例えば平行
平板式プラズマエッチング装置を用い、圧力０．８Ｔｏ
ｒｒ、ＲＦ電力密度０．３７Ｗ／ｃｍ2、電極間隔５５
ｍｍの条件下でＣＦ4と５％のＯ2との混合ガスでエッチ
ングを行う。すると、ポリシリコンからなる両半導体薄
膜１３、１４に対する選択比は２程度しか得られない
が、酸化シリコンからなる下層ゲート絶縁膜１５に対し
ては３０以上の高い選択比が得られるので、下層ゲート
絶縁膜１５をエッチングストッパとして、両半導体薄膜
１３、１４にダメージを与えることなく、上層ゲート絶
縁膜１６のみを容易にエッチングして除去することがで
きる。そして、この状態では、両半導体薄膜１３、１４
を含むガラス基板１１の全上面に下層ゲート絶縁膜１５
がそのまま残存し、両半導体薄膜１３、１４の中央部に
対応する部分の下層ゲート絶縁膜１５の上面にのみ上層
ゲート絶縁膜１６が残存し、この残存した上層ゲート絶
縁膜１６の上面にのみゲート電極形成用膜１７が残存
し、この残存しているゲート電極形成用膜１７によって
ゲート電極２１、２２が形成されている。この後、両フ
ォトレジストパターン１８、１９を剥離する。
トパターン１８、１９をマスクとしてドライエッチング
によりゲート電極形成用膜１７を除去し、次いで同じく
両フォトレジストパターン１８、１９をマスクとしてド
ライエッチングにより上層ゲート絶縁膜１６を除去す
る。上層ゲート絶縁膜１６を除去する場合、例えば平行
平板式プラズマエッチング装置を用い、圧力０．８Ｔｏ
ｒｒ、ＲＦ電力密度０．３７Ｗ／ｃｍ2、電極間隔５５
ｍｍの条件下でＣＦ4と５％のＯ2との混合ガスでエッチ
ングを行う。すると、ポリシリコンからなる両半導体薄
膜１３、１４に対する選択比は２程度しか得られない
が、酸化シリコンからなる下層ゲート絶縁膜１５に対し
ては３０以上の高い選択比が得られるので、下層ゲート
絶縁膜１５をエッチングストッパとして、両半導体薄膜
１３、１４にダメージを与えることなく、上層ゲート絶
縁膜１６のみを容易にエッチングして除去することがで
きる。そして、この状態では、両半導体薄膜１３、１４
を含むガラス基板１１の全上面に下層ゲート絶縁膜１５
がそのまま残存し、両半導体薄膜１３、１４の中央部に
対応する部分の下層ゲート絶縁膜１５の上面にのみ上層
ゲート絶縁膜１６が残存し、この残存した上層ゲート絶
縁膜１６の上面にのみゲート電極形成用膜１７が残存
し、この残存しているゲート電極形成用膜１７によって
ゲート電極２１、２２が形成されている。この後、両フ
ォトレジストパターン１８、１９を剥離する。
【０００９】次に、図３に示すように、ＰＭＯＳ薄膜ト
ランジスタ形成領域以外の領域における上面全体にフォ
トレジスト２３を形成する。次に、フォトレジスト２３
およびゲート電極２１をマスクとしてイオン注入装置に
よりＰＭＯＳ用半導体薄膜１３にボロンイオン（Ｐ型不
純物）を注入し、ＰＭＯＳ用半導体薄膜１３のチャネル
領域１３ａの両側にソース・ドレイン領域１３ｂを形成
する。この場合、ＰＭＯＳ用半導体薄膜１３のチャネル
領域１３ａの両側のソース・ドレイン領域１３ｂとなる
部分の上面には膜厚２０ｎｍ程度以下の酸化シリコンか
らなる下層ゲート絶縁膜１５のみが形成されているの
で、ボロンイオンを３０ｋＶ程度の低加速電圧で注入す
ることができる。この後、フォトレジスト２３を剥離す
る。
ランジスタ形成領域以外の領域における上面全体にフォ
トレジスト２３を形成する。次に、フォトレジスト２３
およびゲート電極２１をマスクとしてイオン注入装置に
よりＰＭＯＳ用半導体薄膜１３にボロンイオン（Ｐ型不
純物）を注入し、ＰＭＯＳ用半導体薄膜１３のチャネル
領域１３ａの両側にソース・ドレイン領域１３ｂを形成
する。この場合、ＰＭＯＳ用半導体薄膜１３のチャネル
領域１３ａの両側のソース・ドレイン領域１３ｂとなる
部分の上面には膜厚２０ｎｍ程度以下の酸化シリコンか
らなる下層ゲート絶縁膜１５のみが形成されているの
で、ボロンイオンを３０ｋＶ程度の低加速電圧で注入す
ることができる。この後、フォトレジスト２３を剥離す
る。
【００１０】次に、図４に示すように、ＮＭＯＳ薄膜ト
ランジスタ形成領域以外の領域における上面全体に別の
フォトレジスト２４を形成する。次に、フォトレジスト
２４およびゲート電極２２をマスクとしてイオン注入装
置によりＮＭＯＳ用半導体薄膜１４にリンイオン（Ｎ型
不純物）を注入し、ＮＭＯＳ用半導体薄膜１４のチャネ
ル領域１４ａの両側にソース・ドレイン領域１４ｂを形
成する。この場合も、ＮＭＯＳ用半導体薄膜１４のチャ
ネル領域１４ａの両側のソース・ドレイン領域１４ｂと
なる部分の上面には膜厚２０ｎｍ程度以下の酸化シリコ
ンからなる下層ゲート絶縁膜１５のみが形成されている
ので、リンイオンを３０ｋＶ程度の低加速電圧で注入す
ることができる。この後、フォトレジスト２４を剥離す
る。次に、エキシマレーザを照射し、注入した不純物を
活性化する。
ランジスタ形成領域以外の領域における上面全体に別の
フォトレジスト２４を形成する。次に、フォトレジスト
２４およびゲート電極２２をマスクとしてイオン注入装
置によりＮＭＯＳ用半導体薄膜１４にリンイオン（Ｎ型
不純物）を注入し、ＮＭＯＳ用半導体薄膜１４のチャネ
ル領域１４ａの両側にソース・ドレイン領域１４ｂを形
成する。この場合も、ＮＭＯＳ用半導体薄膜１４のチャ
ネル領域１４ａの両側のソース・ドレイン領域１４ｂと
なる部分の上面には膜厚２０ｎｍ程度以下の酸化シリコ
ンからなる下層ゲート絶縁膜１５のみが形成されている
ので、リンイオンを３０ｋＶ程度の低加速電圧で注入す
ることができる。この後、フォトレジスト２４を剥離す
る。次に、エキシマレーザを照射し、注入した不純物を
活性化する。
【００１１】次に、図５に示すように、全上面にプラズ
マＣＶＤ法により窒化シリコンからなる層間絶縁膜２５
を３００ｎｍ程度の厚さに成膜する。この場合、両半導
体薄膜１３、１４の各表面を覆っている下層ゲート絶縁
膜１５の上面に層間絶縁膜２５を形成することになるの
で、下層ゲート絶縁膜１５および上層ゲート絶縁膜１６
からなるゲート絶縁膜の絶縁耐圧が低下しないようにす
ることができる。次に、両半導体薄膜１３、１４のソー
ス・ドレイン領域１３ｂ、１４ｂに対応する部分におけ
る層間絶縁膜２５および下層ゲート絶縁膜１５にコンタ
クトホール２６、２７を形成する。次に、コンタクトホ
ール２６、２７および層間絶縁膜２５の上面の各所定の
個所にスパッタ装置によりアルミニウムからなるソース
・ドレイン電極２８、２９を５００ｎｍ程度の厚さに形
成する。かくして、セルフアライメント型のＰＭＯＳ薄
膜トランジスタおよびＮＭＯＳ薄膜トランジスタが形成
される。
マＣＶＤ法により窒化シリコンからなる層間絶縁膜２５
を３００ｎｍ程度の厚さに成膜する。この場合、両半導
体薄膜１３、１４の各表面を覆っている下層ゲート絶縁
膜１５の上面に層間絶縁膜２５を形成することになるの
で、下層ゲート絶縁膜１５および上層ゲート絶縁膜１６
からなるゲート絶縁膜の絶縁耐圧が低下しないようにす
ることができる。次に、両半導体薄膜１３、１４のソー
ス・ドレイン領域１３ｂ、１４ｂに対応する部分におけ
る層間絶縁膜２５および下層ゲート絶縁膜１５にコンタ
クトホール２６、２７を形成する。次に、コンタクトホ
ール２６、２７および層間絶縁膜２５の上面の各所定の
個所にスパッタ装置によりアルミニウムからなるソース
・ドレイン電極２８、２９を５００ｎｍ程度の厚さに形
成する。かくして、セルフアライメント型のＰＭＯＳ薄
膜トランジスタおよびＮＭＯＳ薄膜トランジスタが形成
される。
【００１２】このように、この薄膜トランジスタの製造
方法では、不純物を３０ｋＶ程度の低加速電圧で注入す
ることができるので、ガラス基板１１として３００×３
００ｍｍ以上の比較的大面積のものを用いても基板温度
の上昇を抑えることができ、したがって一方の半導体薄
膜に不純物を注入する際に他方の半導体薄膜の部分を覆
う不純物注入マスクとして耐熱性の低いフォトレジスト
を使用することができ、ひいては工程数が減少し、コス
トダウンを図ることができる。
方法では、不純物を３０ｋＶ程度の低加速電圧で注入す
ることができるので、ガラス基板１１として３００×３
００ｍｍ以上の比較的大面積のものを用いても基板温度
の上昇を抑えることができ、したがって一方の半導体薄
膜に不純物を注入する際に他方の半導体薄膜の部分を覆
う不純物注入マスクとして耐熱性の低いフォトレジスト
を使用することができ、ひいては工程数が減少し、コス
トダウンを図ることができる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、不純物を注入する際の実質的なゲート絶縁膜の膜厚
が下層ゲート絶縁膜の膜厚となり、不純物注入を低加速
電圧で行うことができるので、比較的大面積のガラス基
板を用いても基板温度の上昇を抑えることができ、した
がって一方の半導体薄膜に不純物を注入する際に他方の
半導体薄膜の部分を覆う不純物注入マスクとして耐熱性
の低いフォトレジストを使用することができ、ひいては
工程数が減少し、コストダウンを図ることができる。
ば、不純物を注入する際の実質的なゲート絶縁膜の膜厚
が下層ゲート絶縁膜の膜厚となり、不純物注入を低加速
電圧で行うことができるので、比較的大面積のガラス基
板を用いても基板温度の上昇を抑えることができ、した
がって一方の半導体薄膜に不純物を注入する際に他方の
半導体薄膜の部分を覆う不純物注入マスクとして耐熱性
の低いフォトレジストを使用することができ、ひいては
工程数が減少し、コストダウンを図ることができる。
【図１】この発明の一実施例における薄膜トランジスタ
の製造に際し、ガラス基板上に両半導体薄膜、下層ゲー
ト絶縁膜、上層ゲート絶縁膜、ゲート電極形成用膜およ
びフォトレジストパターンを形成した状態の断面図。
の製造に際し、ガラス基板上に両半導体薄膜、下層ゲー
ト絶縁膜、上層ゲート絶縁膜、ゲート電極形成用膜およ
びフォトレジストパターンを形成した状態の断面図。
【図２】同薄膜トランジスタの製造に際し、フォトレジ
ストパターンをマスクとしてゲート電極形成用膜および
上層ゲート絶縁膜をエッチングして除去した状態の断面
図。
ストパターンをマスクとしてゲート電極形成用膜および
上層ゲート絶縁膜をエッチングして除去した状態の断面
図。
【図３】同薄膜トランジスタの製造に際し、ＰＭＯＳ用
半導体薄膜にボロンイオンを注入した状態の断面図。
半導体薄膜にボロンイオンを注入した状態の断面図。
【図４】同薄膜トランジスタの製造に際し、ＮＭＯＳ用
半導体薄膜にリンイオンを注入した状態の断面図。
半導体薄膜にリンイオンを注入した状態の断面図。
【図５】同薄膜トランジスタの製造に際し、完成した状
態の断面図。
態の断面図。
【図６】従来の薄膜トランジスタの製造に際し、ＰＭＯ
Ｓ用半導体薄膜にボロンイオンを注入した状態の断面
図。
Ｓ用半導体薄膜にボロンイオンを注入した状態の断面
図。
【図７】従来の薄膜トランジスタの製造に際し、ＮＭＯ
Ｓ用半導体薄膜にリンイオンを注入した状態の断面図。
Ｓ用半導体薄膜にリンイオンを注入した状態の断面図。
１１ ガラス基板 １３ ＰＭＯＳ用半導体薄膜 １４ ＮＭＯＳ用半導体薄膜 １５ 下層ゲート絶縁膜 １６ 上層ゲート絶縁膜 １７ ゲート電極形成用膜 ２１、２２ ゲート電極 ２３、２４ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 21/336 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ 9056−4Ｍ 29/78 ３１１ Ｐ
Claims (1)
- 【請求項１】 ガラス基板上にＰＭＯＳ用半導体薄膜と
ＮＭＯＳ用半導体薄膜とを形成し、これら半導体薄膜上
に酸化シリコンからなる下層ゲート絶縁膜、窒化シリコ
ンからなる上層ゲート絶縁膜およびゲート電極形成用膜
をこの順で形成し、次いで前記両半導体薄膜のチャネル
領域を形成すべき領域以外の領域における前記ゲート電
極形成用膜および前記上層ゲート絶縁膜をエッチングし
て除去し、この後前記ＰＭＯＳ用半導体薄膜のソース・
ドレイン領域を形成すべき領域にＰ型不純物を注入する
工程と、前記ＮＭＯＳ用半導体薄膜のソース・ドレイン
領域を形成すべき領域にＮ型不純物を注入する工程とを
行うことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295927A JPH07131028A (ja) | 1993-11-02 | 1993-11-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295927A JPH07131028A (ja) | 1993-11-02 | 1993-11-02 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131028A true JPH07131028A (ja) | 1995-05-19 |
Family
ID=17826929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295927A Pending JPH07131028A (ja) | 1993-11-02 | 1993-11-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131028A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202874A (ja) * | 2005-01-19 | 2006-08-03 | Sharp Corp | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| KR100667066B1 (ko) * | 2004-08-11 | 2007-01-10 | 삼성에스디아이 주식회사 | 박막트랜지스터 제조 방법 |
| JP2020161845A (ja) * | 2015-03-19 | 2020-10-01 | 株式会社半導体エネルギー研究所 | 電子機器 |
-
1993
- 1993-11-02 JP JP5295927A patent/JPH07131028A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100667066B1 (ko) * | 2004-08-11 | 2007-01-10 | 삼성에스디아이 주식회사 | 박막트랜지스터 제조 방법 |
| JP2006202874A (ja) * | 2005-01-19 | 2006-08-03 | Sharp Corp | 薄膜トランジスタの製造方法及び薄膜トランジスタ |
| JP2020161845A (ja) * | 2015-03-19 | 2020-10-01 | 株式会社半導体エネルギー研究所 | 電子機器 |
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