JPH07134647A - 乱数発生装置 - Google Patents
乱数発生装置Info
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- JPH07134647A JPH07134647A JP5279529A JP27952993A JPH07134647A JP H07134647 A JPH07134647 A JP H07134647A JP 5279529 A JP5279529 A JP 5279529A JP 27952993 A JP27952993 A JP 27952993A JP H07134647 A JPH07134647 A JP H07134647A
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Abstract
(57)【要約】
【目的】 本発明は、疑似ランダム系列を生成する乱数
発生装置に関するもので、１つの乱数列中の十分位相の
離れた部分を利用して複数の乱数列を同時に出力する乱
数発生装置を提供することを目的とする。 【構成】 フリップフロップ回路１から３１,論理積回
路６１および６２,排他的論理和回路４２および４３で
Ｍ系列を生成し、このときのフリップフロップ回路１０
から１９の出力を出力として取り出し、次に、これらの
出力を排他的論理和回路４４から６０で演算することで
隣同士が２６２１４２シフトクロックずれた乱数列に
し、さらにrate信号中の１と０の比率で乱数比を制御し
出力とする。
発生装置に関するもので、１つの乱数列中の十分位相の
離れた部分を利用して複数の乱数列を同時に出力する乱
数発生装置を提供することを目的とする。 【構成】 フリップフロップ回路１から３１,論理積回
路６１および６２,排他的論理和回路４２および４３で
Ｍ系列を生成し、このときのフリップフロップ回路１０
から１９の出力を出力として取り出し、次に、これらの
出力を排他的論理和回路４４から６０で演算することで
隣同士が２６２１４２シフトクロックずれた乱数列に
し、さらにrate信号中の１と０の比率で乱数比を制御し
出力とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルデータをラ
ンダム化する際にデータに加算する乱数を発生させる乱
数発生器に関するもので、一度に複数のビットの乱数列
を生成する乱数発生装置に関するものである。
ンダム化する際にデータに加算する乱数を発生させる乱
数発生器に関するもので、一度に複数のビットの乱数列
を生成する乱数発生装置に関するものである。
【０００２】
【従来の技術】従来の乱数発生装置としては、例えば暗
号と情報セキュリティ（昭晃堂）pp158に示されている
ような線形フィードバックレジスタによるものがある。
図２は、この従来の乱数発生装置の構成図を示すもので
ある。図２において、７４はクロックパルスが入力され
る毎に入力されている値を保持するｎ個の記憶回路から
なる記憶回路群、７５は排他的論理和回路群、７６は接
続か接続しないかを制御するスイッチ群である。
号と情報セキュリティ（昭晃堂）pp158に示されている
ような線形フィードバックレジスタによるものがある。
図２は、この従来の乱数発生装置の構成図を示すもので
ある。図２において、７４はクロックパルスが入力され
る毎に入力されている値を保持するｎ個の記憶回路から
なる記憶回路群、７５は排他的論理和回路群、７６は接
続か接続しないかを制御するスイッチ群である。
【０００３】以上のように構成された従来の乱数発生装
置においては、まず、記憶回路群７４へ初期値が入力さ
れる。次に、乱数を取り出す毎にクロックパルスが入力
される。そのとき記憶回路群７４中のそれぞれの記憶回
路に記憶されている値は、右隣の記憶レジスタにシフト
され記憶されるとともに、一番左にある記憶回路へは、
各記憶回路の出力の線形結合演算結果がフィードバック
される。この際、フィードバックのしかたを示す特性多
項式を ｈ(x)＝１-h1x-h2x2-…-hnxn（ｈiは、０または１で接
続または非接続） としたとき、ｈ(x)が原始多項式で表現される場合、各
レジスタに記憶される値の時系列みた場合の乱数系列
は、Ｍ系列の乱数列を生成される。このＭ系列は、乱数
としての特性もよく一般に広く用いられている。
置においては、まず、記憶回路群７４へ初期値が入力さ
れる。次に、乱数を取り出す毎にクロックパルスが入力
される。そのとき記憶回路群７４中のそれぞれの記憶回
路に記憶されている値は、右隣の記憶レジスタにシフト
され記憶されるとともに、一番左にある記憶回路へは、
各記憶回路の出力の線形結合演算結果がフィードバック
される。この際、フィードバックのしかたを示す特性多
項式を ｈ(x)＝１-h1x-h2x2-…-hnxn（ｈiは、０または１で接
続または非接続） としたとき、ｈ(x)が原始多項式で表現される場合、各
レジスタに記憶される値の時系列みた場合の乱数系列
は、Ｍ系列の乱数列を生成される。このＭ系列は、乱数
としての特性もよく一般に広く用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら前記のよ
うな従来の構成では、乱数値は、１クロックパルス毎に
１ビットしか乱数が新たに発生しない。スクランブル効
果制御などデータ中の特定の符号にのみ乱数を加算した
いときなどは、その符号を検出して処理するなど１ビッ
ト単位で処理するよりも複数のビットからなる符号単位
でその符号中の複数のビットを同時に処理したい場合が
ある。このような複数ビットの出力が必要な場合におい
ては、従来例のような乱数発生装置では、用いるビット
数だけクロックパルスを生成する必要があり、乱数発生
装置が接続されている装置のクロックに比べて、同時に
必要なビット数倍だけ高速なクロックが乱数発生装置に
必要になる問題があった。
うな従来の構成では、乱数値は、１クロックパルス毎に
１ビットしか乱数が新たに発生しない。スクランブル効
果制御などデータ中の特定の符号にのみ乱数を加算した
いときなどは、その符号を検出して処理するなど１ビッ
ト単位で処理するよりも複数のビットからなる符号単位
でその符号中の複数のビットを同時に処理したい場合が
ある。このような複数ビットの出力が必要な場合におい
ては、従来例のような乱数発生装置では、用いるビット
数だけクロックパルスを生成する必要があり、乱数発生
装置が接続されている装置のクロックに比べて、同時に
必要なビット数倍だけ高速なクロックが乱数発生装置に
必要になる問題があった。
【０００５】これを解決する手段として、乱数発生装置
を複数個用意することが考えられるが、回路規模が大き
くなる問題があり、また、各レジスタの出力を用いた場
合には、各レジスタの出力の系列は、単にレジスタ間の
シフト数分だけずれているだけであり、同じ乱数列を使
うことになり、データ中の同じ乱数が加算されているデ
ータ同士を加算しあうことで、乱数の影響を取り除くこ
とができる問題があった。
を複数個用意することが考えられるが、回路規模が大き
くなる問題があり、また、各レジスタの出力を用いた場
合には、各レジスタの出力の系列は、単にレジスタ間の
シフト数分だけずれているだけであり、同じ乱数列を使
うことになり、データ中の同じ乱数が加算されているデ
ータ同士を加算しあうことで、乱数の影響を取り除くこ
とができる問題があった。
【０００６】本発明はかかる点に鑑み、一つの乱数発生
装置で複数の出力をもち、そのそれぞれから出力される
乱数列がそれぞれ独立な乱数として利用可能な乱数発生
装置を提供することを目的とする。
装置で複数の出力をもち、そのそれぞれから出力される
乱数列がそれぞれ独立な乱数として利用可能な乱数発生
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１の発明は、ビットを
記憶する複数の記憶手段と各記憶手段が記憶する信号を
それぞれ隣接する記憶手段にシフトさせるとともに記憶
手段に記憶されたビット値の線形結合した値をフィード
バックするシフトおよびフィードバック手段からなるＭ
系列乱数発生手段と少なくとも１つ以上の排他的論理和
演算手段を具備し、各排他的論理和手段は、前記Ｍ系列
乱数発生手段中の複数の記憶手段の出力の排他的論理和
結合を演算する排他的論理和手段であり、前記Ｍ系列乱
数発生手段中の記憶手段の出力もしくは排他的論理和手
段の出力からなる複数の乱数出力をもつ構成である。
記憶する複数の記憶手段と各記憶手段が記憶する信号を
それぞれ隣接する記憶手段にシフトさせるとともに記憶
手段に記憶されたビット値の線形結合した値をフィード
バックするシフトおよびフィードバック手段からなるＭ
系列乱数発生手段と少なくとも１つ以上の排他的論理和
演算手段を具備し、各排他的論理和手段は、前記Ｍ系列
乱数発生手段中の複数の記憶手段の出力の排他的論理和
結合を演算する排他的論理和手段であり、前記Ｍ系列乱
数発生手段中の記憶手段の出力もしくは排他的論理和手
段の出力からなる複数の乱数出力をもつ構成である。
【０００８】また、第２の発明は、乱数発生手段と複数
ビットを記憶する記憶手段と論理積回路を具備し、記憶
手段は、乱数発生手段の出力と同期して記憶している信
号を１巡回シフトし、論理積回路は、乱数発生装置のそ
れぞれの出力と記憶手段のビット出力との論理積を出力
する構成である。
ビットを記憶する記憶手段と論理積回路を具備し、記憶
手段は、乱数発生手段の出力と同期して記憶している信
号を１巡回シフトし、論理積回路は、乱数発生装置のそ
れぞれの出力と記憶手段のビット出力との論理積を出力
する構成である。
【０００９】
【作用】第１の発明は前記した構成により、乱数発生装
置の出力は、数シフト分ずれた同じＭ系列を排他的論理
和演算したことになる。同じＭ系列でａだけずれたもの
同士の排他的論理和して生成される系列は、同じＭ系列
の乱数列となり、最初の乱数列の位置からのずれｂは、 ｘb＝１＋ｘa mod h(x) によって決定される。これよりｂは、ｈ(x)の次数以上
の値となり、その時点でＭ系列乱数発生手段中に保持さ
れている値より離れたシフト数の位置の乱数列を生成で
きる。
置の出力は、数シフト分ずれた同じＭ系列を排他的論理
和演算したことになる。同じＭ系列でａだけずれたもの
同士の排他的論理和して生成される系列は、同じＭ系列
の乱数列となり、最初の乱数列の位置からのずれｂは、 ｘb＝１＋ｘa mod h(x) によって決定される。これよりｂは、ｈ(x)の次数以上
の値となり、その時点でＭ系列乱数発生手段中に保持さ
れている値より離れたシフト数の位置の乱数列を生成で
きる。
【００１０】したがって、排他的論理和演算を組み合わ
せることによって、各出力を１つのＭ系列の乱数列中の
それぞれ十分離れた位置から切り出し出力できるので、
各出力の乱数列中の位相差より使用するビット数が少な
い範囲内で、それぞれ別々の乱数列とみなし、利用でき
る。また、さらに、フィードバックの仕方を互いに相反
多項式になる原始多項式の間で切り換えてやると、同じ
系列を全く逆の順番に出力するようになるため、各出力
の位相関係を保持したまま、フィードバックの切り換え
によって複雑な乱数列を生成でき、乱数を暗号化に用い
た場合の安全を向上できる。
せることによって、各出力を１つのＭ系列の乱数列中の
それぞれ十分離れた位置から切り出し出力できるので、
各出力の乱数列中の位相差より使用するビット数が少な
い範囲内で、それぞれ別々の乱数列とみなし、利用でき
る。また、さらに、フィードバックの仕方を互いに相反
多項式になる原始多項式の間で切り換えてやると、同じ
系列を全く逆の順番に出力するようになるため、各出力
の位相関係を保持したまま、フィードバックの切り換え
によって複雑な乱数列を生成でき、乱数を暗号化に用い
た場合の安全を向上できる。
【００１１】また、第２の発明は前記した構成により、
乱数発生装置の出力部に、記憶手段に入力された信号を
巡回シフトしながらデータが論理積演算されるので、乱
数中の１と０の比率が、記憶手段に入力される信号の０
と１の比率によって制御できるとともに、線形処理でな
い論理積演算が加わることで、暗号に用いた場合の安全
性も向上する。
乱数発生装置の出力部に、記憶手段に入力された信号を
巡回シフトしながらデータが論理積演算されるので、乱
数中の１と０の比率が、記憶手段に入力される信号の０
と１の比率によって制御できるとともに、線形処理でな
い論理積演算が加わることで、暗号に用いた場合の安全
性も向上する。
【００１２】
【実施例】以下、本発明の第１の実施例について、図面
を参照しながら説明する。図１は本発明の第１の実施例
における乱数発生装置装置の構成図を示すものである。
を参照しながら説明する。図１は本発明の第１の実施例
における乱数発生装置装置の構成図を示すものである。
【００１３】図１において、１から４１はフリップフロ
ップ回路で、共通のシフトクロックパルス信号が入力で
きるように配線が施されており、４２から６０は排他的
論理和回路、６１から７２は論理積回路、７３は反転回
路である。
ップ回路で、共通のシフトクロックパルス信号が入力で
きるように配線が施されており、４２から６０は排他的
論理和回路、６１から７２は論理積回路、７３は反転回
路である。
【００１４】以上のように構成されたこの実施例の乱数
発生装置において、以下その動作を説明する。最初に、
乱数発生装置を所望の値で初期化して動作させる。これ
は、３２ビットのseedと１０ビットのrate信号であり、
seedの下位３１ビットをフリップフロップ回路１から３
１にセットし、seedの上位１ビットを論理積回路６１お
よび６２の入力信号としてセットし、rate信号をフリッ
プフロップ回路３２から４１にセットする。
発生装置において、以下その動作を説明する。最初に、
乱数発生装置を所望の値で初期化して動作させる。これ
は、３２ビットのseedと１０ビットのrate信号であり、
seedの下位３１ビットをフリップフロップ回路１から３
１にセットし、seedの上位１ビットを論理積回路６１お
よび６２の入力信号としてセットし、rate信号をフリッ
プフロップ回路３２から４１にセットする。
【００１５】フリップフロップ回路１から３１,論理積
回路６１および６２,排他的論理和回路４２および４３
でＭ系列を生成する乱数発生手段となっており、seedの
最上位ビットが１のとき論理積回路６２の出力がオン状
態となり、原始多項式１−ｘ28−ｘ31で生成されるＭ系
列を生成し、seedの最上位ビットが０のとき論理積回路
６１の出力がオン状態となり、原始多項式１−ｘ3−ｘ
31で生成されるＭ系列の乱数列をシフトクロックパルス
毎に生成する。原始多項式１−ｘ28−ｘ31と原始多項式
１−ｘ3−ｘ31は、互いに相手の相反多項式であるの
で、お互いの乱数を逆の順序で発生する関係にある。そ
して、このときのフリップフロップ回路１１から２０の
出力をＭ系列乱数発生手段の出力として取り出す。これ
らの乱数列は、フリップフロップ回路１１の信号を先頭
に順に１シフトずつ遅れた同じ乱数列となっている。
回路６１および６２,排他的論理和回路４２および４３
でＭ系列を生成する乱数発生手段となっており、seedの
最上位ビットが１のとき論理積回路６２の出力がオン状
態となり、原始多項式１−ｘ28−ｘ31で生成されるＭ系
列を生成し、seedの最上位ビットが０のとき論理積回路
６１の出力がオン状態となり、原始多項式１−ｘ3−ｘ
31で生成されるＭ系列の乱数列をシフトクロックパルス
毎に生成する。原始多項式１−ｘ28−ｘ31と原始多項式
１−ｘ3−ｘ31は、互いに相手の相反多項式であるの
で、お互いの乱数を逆の順序で発生する関係にある。そ
して、このときのフリップフロップ回路１１から２０の
出力をＭ系列乱数発生手段の出力として取り出す。これ
らの乱数列は、フリップフロップ回路１１の信号を先頭
に順に１シフトずつ遅れた同じ乱数列となっている。
【００１６】次に、これらの出力を排他的論理和回路４
４から６０で演算することで隣同士が２６２１４２シフ
トクロックずれた乱数列にしている。これは、例えば以
下のように設定している。フリップフロップ２０は、隣
のフリップフロップ１９の出力に排他的論理和演算する
と２６２１４２シフトクロック分フリップフロップ２０
の出力より遅れたもしくは進んだ信号となる。するとフ
リップフロップ２０の出力とフリップフロップ１８の排
他的論理和は、２６２１４２シフトクロック遅れたもし
くは進んだフリップフロップ２０と１９の出力の排他的
論理和とそれよりさらに１シフト遅れたもしくは進んだ
フリップフロップ１９と１８の排他的論理和の２つを排
他的論理和したものと等価となり、２倍の５２４２８４
シフトクロック遅れたもしくは進んだ信号が生成され
る。以下も同様な手法で排他的論理和演算を組み合わせ
て、所定のシフト数遅らせるもしくは進ませるている。
４から６０で演算することで隣同士が２６２１４２シフ
トクロックずれた乱数列にしている。これは、例えば以
下のように設定している。フリップフロップ２０は、隣
のフリップフロップ１９の出力に排他的論理和演算する
と２６２１４２シフトクロック分フリップフロップ２０
の出力より遅れたもしくは進んだ信号となる。するとフ
リップフロップ２０の出力とフリップフロップ１８の排
他的論理和は、２６２１４２シフトクロック遅れたもし
くは進んだフリップフロップ２０と１９の出力の排他的
論理和とそれよりさらに１シフト遅れたもしくは進んだ
フリップフロップ１９と１８の排他的論理和の２つを排
他的論理和したものと等価となり、２倍の５２４２８４
シフトクロック遅れたもしくは進んだ信号が生成され
る。以下も同様な手法で排他的論理和演算を組み合わせ
て、所定のシフト数遅らせるもしくは進ませるている。
【００１７】次に、rate信号による処理を説明すると、
フリップフロップ回路３２から４１にセットされた信号
は、シフトクロック毎に１巡回シフトしたことになる。
そして、それぞれのフリップフロップの出力は、乱数発
生手段の出力と論理積演算される。したがって、出力ｒ
ｎ０からｒｎ９は、rate信号の１０ビットパターンの中
の１が立っているところのみ、Ｍ系列の乱数を出力し、
０の時は、そのまま０の状態となるので、rate信号中の
０と１の比をｔとすると出力ｒｎ１からｒｎ９中の１と
０の比は、ｔ×１／２となり、rate信号によって乱数比
を制御し出力とする。
フリップフロップ回路３２から４１にセットされた信号
は、シフトクロック毎に１巡回シフトしたことになる。
そして、それぞれのフリップフロップの出力は、乱数発
生手段の出力と論理積演算される。したがって、出力ｒ
ｎ０からｒｎ９は、rate信号の１０ビットパターンの中
の１が立っているところのみ、Ｍ系列の乱数を出力し、
０の時は、そのまま０の状態となるので、rate信号中の
０と１の比をｔとすると出力ｒｎ１からｒｎ９中の１と
０の比は、ｔ×１／２となり、rate信号によって乱数比
を制御し出力とする。
【００１８】以上のようにこの実施例によれば、seedの
最上位ビットと論理積回路６１および６２を設けること
により、乱数発生手段のフィードバック位置を簡単に制
御できるとともに、出力ｒｎ０からｒｎ９は、等シフト
クロック分遅れた信号に設定しているので、seedの最上
位ビットを切り換えた際にも、隣接した出力間の関係
は、全く対象になっており、１つのＭ系列乱数中で隣同
士で重なった位置を使わないで利用できる使用シフト数
が変化しないで用いることができる。
最上位ビットと論理積回路６１および６２を設けること
により、乱数発生手段のフィードバック位置を簡単に制
御できるとともに、出力ｒｎ０からｒｎ９は、等シフト
クロック分遅れた信号に設定しているので、seedの最上
位ビットを切り換えた際にも、隣接した出力間の関係
は、全く対象になっており、１つのＭ系列乱数中で隣同
士で重なった位置を使わないで利用できる使用シフト数
が変化しないで用いることができる。
【００１９】なお、本実施例においては、３１ビットの
シフトレジスタで構成されるＭ系列を用いたが、他のＭ
系列を生成するものでもよい。また、出力の数も、必要
な数を出力すればよく、出力間同士の位相差も使用する
シフト数を考慮して必要十分なシフト数分だけ離してや
ればよいし、等間隔にする必要もない。
シフトレジスタで構成されるＭ系列を用いたが、他のＭ
系列を生成するものでもよい。また、出力の数も、必要
な数を出力すればよく、出力間同士の位相差も使用する
シフト数を考慮して必要十分なシフト数分だけ離してや
ればよいし、等間隔にする必要もない。
【００２０】また、rate信号用のフリップフロップの数
は、本実施例では、出力と同数にしたが、それよりも多
くしてその一部を論理積回路に接続してもよいし、数が
少ない場合には、複数の論理積回路に接続するしてもよ
い。
は、本実施例では、出力と同数にしたが、それよりも多
くしてその一部を論理積回路に接続してもよいし、数が
少ない場合には、複数の論理積回路に接続するしてもよ
い。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
１つの乱数系列を数シフト間隔離れた位置ごとに分割し
て利用することにより、１つの乱数系列発生手段で同時
に複数の乱数列を出力することができ、その実用的効果
は大きい。
１つの乱数系列を数シフト間隔離れた位置ごとに分割し
て利用することにより、１つの乱数系列発生手段で同時
に複数の乱数列を出力することができ、その実用的効果
は大きい。
【図１】本発明の第１の実施例における乱数発生装置の
構成図
構成図
【図２】従来の乱数発生装置の構成図
１〜４１ フリップフロップ回路 ４２〜６０ 排他的論理和回路 ６１〜７２ 論理積回路 ７３ 反転回路
フロントページの続き (72)発明者 中村 誠司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】ビットを記憶する複数の記憶手段と各記憶
手段が記憶する信号をそれぞれ隣接する記憶手段にシフ
トさせるとともに記憶手段に記憶されたビット値の線形
結合した値をフィードバックするシフトおよびフィード
バック手段からなるＭ系列乱数発生手段と、少なくとも
１つ以上の排他的論理和演算手段とを具備し、各排他的
論理和手段は、前記Ｍ系列乱数発生手段中の複数の記憶
手段の出力の排他的論理和結合を演算する排他的論理和
手段であり、前記Ｍ系列乱数発生手段中の記憶手段の出
力もしくは排他的論理和手段の出力からなる複数の乱数
出力をもつことを特徴とする乱数発生装置。 - 【請求項２】Ｍ系列乱数発生手段中のフィードバック手
段は、そのフィードバック方法を示した原始多項式が、
互いに相反多項式となる２通りのフィードバック手段を
もち、制御信号によって２つのフィードバック手段のど
ちらか一方を選択する選択手段を具備したことを特徴と
する請求項１記載の乱数発生装置。 - 【請求項３】乱数発生手段と複数ビットを記憶する記憶
手段と論理積回路を具備し、前記記憶手段は、前記乱数
発生手段の出力同期して記憶している信号を１巡回シフ
トし、前記論理積回路は、乱数発生装置のそれぞれの出
力と記憶手段のビット出力との論理積を出力することを
特徴とする乱数発生装置。 - 【請求項４】Ｍ系列乱数発生手段中のフィードバック手
段は、そのフィードバック方法を示した原始多項式が、
互いに相反多項式となる２通りのフィードバック手段を
もち、制御信号によって２つのフィードバック手段のど
ちらか一方を選択する選択手段を具備したことを特徴と
する請求項３記載の乱数発生装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279529A JPH07134647A (ja) | 1993-11-09 | 1993-11-09 | 乱数発生装置 |
| KR1019940026435A KR950013093A (ko) | 1993-10-19 | 1994-10-15 | 스크램블전송장치 및 난수발생장치 |
| US08/325,057 US5621799A (en) | 1993-10-19 | 1994-10-19 | Scrambled transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279529A JPH07134647A (ja) | 1993-11-09 | 1993-11-09 | 乱数発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134647A true JPH07134647A (ja) | 1995-05-23 |
Family
ID=17612285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279529A Pending JPH07134647A (ja) | 1993-10-19 | 1993-11-09 | 乱数発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07134647A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611955B1 (ko) * | 1999-07-20 | 2006-08-11 | 삼성전자주식회사 | 스크램블러 |
| US7092979B1 (en) | 1999-07-10 | 2006-08-15 | Samsung Electronics Co., Ltd. | Random data generator and scrambler using the same, and method therefore |
| JP2009531761A (ja) * | 2006-03-31 | 2009-09-03 | シューマッハ，アラン | 乱数を発生するための方法および装置 |
| US8294963B2 (en) | 2006-11-06 | 2012-10-23 | Oki Data Corporation | Image forming apparatus |
| JP2017102844A (ja) * | 2015-12-04 | 2017-06-08 | 株式会社東芝 | 乱数発生回路および半導体記憶装置 |
-
1993
- 1993-11-09 JP JP5279529A patent/JPH07134647A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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