JPH07134659A - 仮想計算機システムのアドレス変換バッファ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 ＴＬＢをパージする必要のある命令の実行
を、他のＩＰに対するロック、ＰＴＬＢ命令の実行及び
アンロックの各指示の発行を伴うことなく行わせ、オー
バヘッドを除去してシステムの性能を向上させる。 【構成】 本発明は、走行しているＩＰ上のＶＭの持つ
ＶＭＩＤを保持するＶＭＩＤレジスタを設け、ＶＭの発
行するアドレス変換バッファのパージを伴う命令の実行
に当たり、該ＶＭの持つＶＭＩＤと一致するＶＭＩＤエ
ントリを持つアドレス変換バッファエントリを選択的に
パージする機能に加え、他のＶＭＩＤエントリを持つア
ドレス変換バッファエントリを選択的にパージする制御
機能を追加して構成される。あるいは、１つまたはそれ
以上の他のＶＭの持つＶＭＩＤを格納するレジスタを設
け、このＶＭＩＤレジスタを用いて、前記ＶＭの持つＶ
ＭＩＤと一致しない他のＶＭＩＤエントリを持つアドレ
ス変換バッファエントリをも選択的にパージする制御機
能を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想計算機システム等
の情報処理装置に係り、特に、仮想計算機システムの仮
想計算機動作時のアドレス変換のために使用して好適な
仮想計算機システムのアドレス変換バッファ制御方式に
関する。

【０００２】

【従来の技術】一般に、仮想記憶方式を用いる情報処理
装置において、情報処理装置が主記憶上のデータ及び命
令語等をアクセスする際に、仮想アドレスを主記憶上の
絶対アドレスに変換する必要がある。このような、仮想
アドレスを主記憶上の絶対アドレスに変換する一般的な
仕様及び手段に関する従来技術として、例えば、ＩＢＭ
社発行の刊行物である“Enterprise System Architectu
re/390 Principles of Operation”（ＳＡ２２−７２０
１−００）等に記載された技術が知られている。

【０００３】近年、仮想計算機システムと呼ばれる情報
処理装置が実現され、その使用形態は一般化されつつあ
る。仮想計算機システムは、単一の実計算機の下に複数
の仮想計算機を生成して情報処理システムを構築するも
のであり、実計算機上で仮想計算機制御プログラム（以
下、ＶＭＣＰという）を動作させ、このＶＭＣＰの制御
の下でオペレーティングシステム（以下、ＯＳという）
を動作させるように構成されている。

【０００４】一般に、情報処理システムを構成する計算
機の使用形態としては、実計算機上で単一のＯＳを動作
させる方法と単一の実計算機上で複数のＯＳを動作させ
る仮想計算機（以下、ＶＭという）と呼ばれる方法とが
ある。実計算機上で単一のＯＳを動作させるモードをベ
ーシックモードと言い、その方法における実計算機のハ
ードウェア資源は、１台またはそれ以上の中央処理装置
（以下、ＣＰＵまたはＩＰという）と、１台の共用主記
憶装置（以下、ＭＳという）と、１台またはそれ以上の
チャネルパス（以下、ＣＨＰという）とから構成され
る。そして、これらの実計算機のハードウェア資源は単
一の資源として扱われる。また、単一の実計算機上に複
数のＶＭを構築し、複数のＯＳを動作させるモードをＬ
ＰＡＲモードと言う。

【０００５】仮想計算機システムは、複数のＶＭを単一
の実計算機上で実現するために、ＶＭＣＰと呼ばれるプ
ログラムを実計算機上で動作させ、このＶＭＣＰの制御
の下に複数の仮想計算機であるＶＭを生成し、さらに、
これらのそれぞれのＶＭの上で独立したＯＳを動作させ
るように構成されている。従って、ＶＭＣＰには、単一
の実計算機のハードウェア資源を各ＶＭに共用させて使
用させる機能が付加されている。

【０００６】単一の実計算機のハードウェア資源を各Ｖ
Ｍに共用させる方法としては、ＶＭＣＰの制御の下に時
分割によりハードウェア資源を割り当てる方法、ハード
ウェア資源を論理的に分割してそれらを各ＶＭに占有的
に割り当てる方法、または、前述の２つの方法を混在さ
せて割り当てる方法等がある。この単一の実計算機のハ
ードウェア資源を各ＶＭに割り当てる方法に関する従来
技術として、例えば、ＩＢＭ社発行の刊行物“Enterpri
se System/9000 Enterprise System/3090 Processor Re
source/System Manager Planning Guide”（ＧＡ２２−
７１２３−０８）等に記載された技術が知られている。

【０００７】この刊行物に紹介されている従来技術は、
実ＣＰＵの共用方法として、前述した２つの方法のうち
前者の方法、すなわち、実ＣＰＵを時分割により各ＶＭ
に割り当てる方法をとっており、また、入出力チャネル
及びＭＳのＶＭによる共用方法として、前述した２つの
方法のうち後者の方法、すなわち、実ＣＨＰ及び実ＭＳ
を論理的に分割して各ＶＭに占有的に割り当てる方法を
とっている。

【０００８】この従来技術において、仮想計算機システ
ムを構築する際、実計算機上で動作するＯＳ（いわゆる
ＶＭＣＰであり、以下、レベル１ＯＳまたはレベル１Ｖ
ＭＣＰという）は、レベル１ＯＳが自らアドレス変換テ
ーブルを作成し、レベル１ＯＳ上の仮想アドレス空間上
でＶＭとしてのＯＳ（以下、レベル２ＯＳまたはレベル
２ＶＭＣＰという）を動作させている。さらに、このレ
ベル２ＯＳもアドレス変換テーブルを生成して、仮想ア
ドレス空間を作り出していた。

【０００９】さらに、仮想計算機システムの構築の応用
の１つとして、実計算機上で動作するレベル１ＯＳとし
てＶＭＣＰを用い、レベル１ＯＳ上の仮想アドレス空間
上で動作するレベル２ＯＳとしてもＶＭＣＰを用い、レ
ベル２ＯＳ上の仮想アドレス空間上で動作するＯＳ（以
下、レベル３ＯＳという）を動作させる方法も、極く一
般的な方法として使用されている。

【００１０】前述した従来技術は、ＶＭの実ＣＰＵの共
用方法として、実ＣＰＵを時分割により各ＶＭに割り当
てる方法をとっているが、以下、この種の従来技術を図
面により説明する。

【００１１】図３は従来技術によるＶＭに対する実ＣＰ
Ｕの共用を説明する仮想計算機システムの構成を示すブ
ロック図である。図３において、１０１はＭＳ、１０２
は実ＣＰＵ、１１１はＶＭＣＰ、１２１〜１２３は論理
ＣＰＵである。

【００１２】図３において、実ＣＰＵ（以下、ＰＩＰと
いう）１０２は、１台のＰＩＰ１０２からなり、このＰ
ＩＰ１０２は、ＭＳ１０１に接続されている。ＰＩＰ１
０２上では、ＶＭの制御が可能なＶＭＣＰ１１１が動作
している。このＶＭＣＰ１１１の制御の下に複数のＶＭ
が生成されており、複数のＶＭのそれぞれは、ここでは
論理ＣＰＵ（以下、ＬＩＰという）と呼ばれる。そし
て、ＶＭＣＰ１１１は、図３においては、ＬＩＰＡ１２
１、ＬＩＰＢ１２２及びＬＩＰＸ１２３の複数のＶＭを
生成しており、ＬＩＰＡ１２１、ＬＩＰＢ１２２及びＬ
ＩＰＸ１２３上では、それぞれ独立したＯＳが走行す
る。

【００１３】図３に示す例は、ＰＩＰ１０２上にＶＭＣ
Ｐ１１を１つ走行させ、その制御の下に複数のＶＭを生
成し、生成されたそれぞれのＶＭ上でゲストＯＳを走行
させる仮想計算機システムの例であり、従来のＶＭの一
般的な使用形態である。

【００１４】近年、図３に例示した使用形態に加え、Ｐ
ＩＰ上にＶＭＣＰ（以下、レベル１ＶＭＣＰという）を
走行させ、その制御の下に複数のＶＭを生成し、生成さ
れたそれぞれのＶＭ上に、さらにＶＭＣＰ（以下、レベ
ル２ＶＭＣＰという）を走行させ、レベル２ＶＭＣＰの
制御の下に複数のＶＭを生成し、生成されたそれぞれの
ＶＭ上でゲストＯＳを走行させる仮想計算機システムが
実現され、一般化しつつある。

【００１５】図４は前述のような前記仮想計算機システ
ムの一般的な構成を示すブロック図である。図４におい
て、２１１はレベル１ＶＭＣＰ、２２１はレベル１論理
ＣＰＵ、２３１はレベル２ＶＭＣＰ、２４１、２４２は
レベル２論理ＣＰＵ、２５１、２５２はゲストＯＳであ
り、他の符号は図３の場合と同一である。この図４に示
す例は、図３に示した従来技術におけるＰＩＰ１０２上
にレベル１ＶＭＣＰ２１１とレベル２ＶＭＣＰ２３１と
を搭載し、その上にＶＭを生成した仮想計算機システム
である。

【００１６】図４において、ＰＩＰは、１台のＰＩＰ１
０２から成る。ＰＩＰ１０２は、ＭＳ１０１に接続され
ている。ＰＩＰ１０２上では、ＶＭの制御が可能なレベ
ル１ＶＭＣＰ２１１が動作している。このレベル１ＶＭ
ＣＰ２１１の制御の下で複数のＶＭであるレベル１論理
ＣＰＵ（以下、レベル１ＬＩＰという）２２１が生成さ
れておいる。レベル１ＬＩＰ上では、ＶＭの制御が可能
なレベル２ＶＭＣＰ２３１が動作している。このレベル
２ＶＭＣＰ２３１の制御の下に、さらに複数のＶＭであ
るレベル２論理ＣＰＵ（以下、レベル２ＬＩＰという）
が生成されている。すなわち、レベル２ＶＭＣＰ２３１
は、図４においては、レベル２ＬＩＰＡ２４１及びレベ
ル２ＬＩＰＢ２４２の複数のＶＭを生成しており、レベ
ル２ＬＩＰＡ２４１及びレベル２ＬＩＰＢ２４２上で
は、それぞれ独立したＯＳであるゲストＯＳ２５１及び
ゲストＯＳ２５２が走行する。

【００１７】図５は図４に示すように構成された仮想計
算機システムが動作する場合の、レベル１ＶＭＣＰ、レ
ベル２ＶＭＣＰ及びレベル３のゲストＯＳの制御の流れ
を示すフローチャートであり、以下、この図を参照し
て、図４に示すように構成された仮想計算機システムを
動作させる場合の制御の流れを説明する。

【００１８】図４において、当初、レベル１ＶＭＣＰ２
１１は、仮想計算機ＩＤ（以下、ＶＭＩＤという）の値
を“Ａ”として動作する。ＶＭＩＤとは、実計算機上で
動作するＶＭにハードウェアによって自動的に、そし
て、それぞれのレベル１ＶＭＣＰ２１１固有に割り当て
られる値であり、ＴＬＢへの論理アドレスと絶対アドレ
スとのアドレス変換対の登録時に同時にＴＬＢエントリ
の一部に登録され、このアドレス変換対が属するＶＭを
規程するものである。

【００１９】レベル１ＶＭＣＰ２１１がＶＭとしてのレ
ベル２ＶＭＣＰ２３１を起動する際、ＶＭを起動する命
令であるStart Interpretive Execution命令（以下、Ｓ
ＩＥ命令という）が使用される。ＳＩＥ命令は、ＩＥ機
能の一部であり、その一般的仕様は、例えば、ＩＢＭ社
発行の刊行物“IBM System/370 Extended Architecture
Interpretive Execution”（ＳＡ２２−７０９５）に
その詳細が記述されている。ＳＩＥ命令のオペランドア
ドレスは、起動しようとしているＶＭのレジスタ及びそ
の他の状態を保持している領域を指しており、これを状
態記述（StateDescription ： 以下、ＳＤという)とい
う。ＳＤについての一般的仕様は、例えば、ＩＢＭ社発
行の前記刊行物にその詳細が記述されている。

【００２０】すなわち、レベル１ＶＭＣＰは、まず、レ
ベル２ＶＭＣＰを起動するために、前述のＳＤ（Ｌ１Ｓ
Ｄと記す）を設定してＳＩＥ命令を発行する（ステップ
３０１、３０２）。

【００２１】ＳＩＥ命令によって起動されたレベル２Ｖ
ＭＣＰ２３１は、その命令処理をＶＭとして実行する。
その際、レベル２ＶＭＣＰ２３１は、ＶＭＩＤの値を
“Ｂ”として動作する。レベル２ＶＭＣＰ２３１は、レ
ベル２ＶＭＣＰの制御の下で動作するレベル３のゲスト
ＯＳを起動するために、ＳＤ（Ｌ２ＳＤと記す）を用意
した後でＳＩＥ命令（以下、仮想ＳＩＥ命令という）を
発行する（ステップ３０３、３０４）。

【００２２】レベル２ＶＭＣＰ２３１が前述の仮想ＳＩ
Ｅ命令を発行すると、この仮想ＳＩＥ命令は、インター
セプトされ制御がレベル１ＶＭＣＰ２１１に戻される。

【００２３】ここで、レベル１ＶＭＣＰ２１１にインタ
ーセプトされた理由は、レベル２ＶＭＣＰ２３１には、
実ハードウェア資源を管理する手段が無いためである。
制御がレベル１ＶＭＣＰ２１１に戻されると、レベル１
ＶＭＣＰ２１１は、ＶＭＩＤの値を“Ａ”として動作す
るように切り替えられる。レベル１ＶＭＣＰ２１１は、
インターセプションの原因を調べ、その原因がレベル２
ＶＭＣＰ２３１が発行した仮想ＳＩＥ命令であることを
突き止めると、仮想ＳＩＥ命令をシミュレーションす
る。

【００２４】レベル１ＶＭＣＰ２１１は、この仮想ＳＩ
Ｅ命令シミュレーションにおいて、レベル３のゲストＯ
Ｓを起動するための他のＳＤ（以下、シャドーＳＤとい
う）を、レベル２ＶＭＣＰが用意した仮想ＳＤ及びイン
ターセプションを受け付けたレベル１ＶＭＣＰが走行し
ている実ハードウェア資源の割当て状況の双方に基づい
て用意し、このシャドーＳＤをオペランドとしてＳＩＥ
命令を発行する（ステップ３０５、３０６）。

【００２５】シャドーＳＤをオペランドとしてＳＩＥ命
令が発行されると、制御はレベル３のゲストＯＳに移
り、このゲストＯＳは、ＶＭＩＤの値を“Ｃ”として動
作するように切り替えられる。このシャドーＳＤをオペ
ランドとしてＳＩＥ命令を発行する操作は、あたかもレ
ベル２ＶＭＣＰが仮想ＳＤをオペランドとして仮想ＳＩ
Ｅ命令を実行するように行われる。

【００２６】以後、レベル３のゲストＯＳが走行する
（ステップ３０７）。

【００２７】図６はＶＭＩＤを具備したＴＬＢの構成を
示すブロック図であり、次に、この図６を参照して、Ｖ
ＭＩＤを備えるＴＬＢの制御について説明する。図６に
おいて、４１０はアドレス変換バッファ、４２０、４７
０はセレクタ、４３０は出力レジスタ、４４０はＶＭＩ
Ｄレジスタ、４５０〜４５２は比較器、４６０はＡＮＤ
ゲート、４８０はアドレス変換制御部である。

【００２８】図６に示すＴＬＢの構成において、アドレ
ス変換バッファ４１０は、ＩＰがデータ及び命令語をア
クセスする際の論理アドレスを絶対アドレスに高速に変
換するためのハードウェア機構であり、エントリ有効フ
ラグ４１１（以下、Ｖフラグという）、該エントリが所
属するＶＭＩＤを保持するエントリ４１２（以下、ＶＭ
ＩＤエントリという）、セグメントテーブル起点の所属
及びアドレスを保持するエントリ４１３（以下、ＳＴＯ
エントリという）、論理アドレスを保持するエントリ４
１４（以下、論理アドレスエントリという）、論理アド
レスに対応する絶対アドレスを保持するエントリ４１５
（以下、絶対アドレスエントリという）及び該絶対アド
レスに付与されている主記憶キーを保持するエントリ４
１６（以下、主記憶キーエントリという）の各エントリ
を備えて構成されている。そして、このアドレス変換バ
ッファ４１０は、前述の関連エントリを１組として、複
数組のエントリ群から構成される。

【００２９】セレクタＡ４２０は、ＩＰがデータ及び命
令語をアクセスする際の論理アドレスを入力として、ア
ドレス変換バッファ４１０の複数組のエントリ群から関
連エントリを１組選択するセレクタである。出力レジス
タ４３０は、アドレス変換バッファ４１０の複数組のエ
ントリ群から選択された１組の関連エントリの内容を一
時的に保持しておくレジスタである。

【００３０】また、ＶＭＩＤレジスタ４４０は、ＩＰが
データ及び命令語をアクセスする際のＶＭＩＤを保持す
るエントリ４４１（以下、ＶＭＩＤエントリという）及
び該ＶＭＩＤに対応するＳＤ絶対アドレスを保持するエ
ントリ４４２（以下、ＳＤアドレスエントリという）か
ら構成される。ＶＭＩＤレジスタ４４０は、前記の関連
エントリを１組として、複数組のエントリ群から構成さ
れる。

【００３１】このＶＭＩＤレジスタ４４０は、ＩＰ上で
ＶＭが走行する際、ＳＩＥ命令のオペランドであるＳＤ
のアドレスに対応したＳＤアドレスエントリ４４２が選
択され、該エントリ内のＶＭＩＤエントリ４４１が、ア
ドレス変換バッファ４１０内のＶＭＩＤエントリ４１２
と比較される。

【００３２】比較器Ａ４５０、比較器Ｂ４５１及び比較
器Ｃ４５２は、それぞれ、出力レジスタ４３０に一時的
に保持された、ＶＭＩＤエントリ４１２、ＳＴＯエント
リ４１３及び論理アドレスエントリ４１４の内容と、Ｖ
ＭＩＤレジスタ４４０のＶＭＩＤエントリ４４１の内
容、主記憶アクセスで使用されるセグメントテーブル起
点及び主記憶アクセスに伴う論理アドレスとを比較する
データの比較器である。

【００３３】ＡＮＤゲート４６０は、比較器Ａ４５０、
比較器Ｂ４５１及び比較器Ｃ４５２のそれぞれの比較結
果の論理積をとるＡＮＤゲートである。さらに、セレク
タＢ４７０は、出力レジスタ４３０に一時的に保持され
た絶対アドレスエントリ４１５及び主記憶キーエントリ
４１６の内容を、ＡＮＤゲート４６０から送出されるデ
ータの比較一致を示すヒット信号によって選択して送出
するセレクタであり、アドレス変換制御部４８０は、図
６にブロック図として示すＴＬＢの動作全体を制御する
制御装置である。

【００３４】次に、前述したように構成されるＴＬＢを
用いたアドレス変換動作について説明する。

【００３５】図６において、ＰＩＰから主記憶へのアク
セス要求が発行されると、その主記憶アクセス要求と論
理アドレスとが、信号線４Ａ０を介してＰＩＰからアド
レス変換バッファ４１０に送出されてくる。アドレス変
換バッファ４１０は、信号線４Ａ０を介してＰＩＰから
の主記憶アクセス要求と論理アドレスとを受け取ると、
論理アドレスをセレクタＡ４２０及び比較器Ｃ４５２に
転送する。

【００３６】論理アドレスを受け取ったセレクタＡ４２
０は、論理アドレスの値からアドレス変換バッファ４１
０内の複数のエントリ群から１つのエントリを選択し、
これを読み出す要求を発行する。アドレス変換バッファ
４１０は、エントリ読み出し要求を受け取ると、該当す
る１つのエントリを読み出し、信号線４Ｃ０を介して出
力レジスタ４３０にその読み出しデータをセットする。

【００３７】前述で読み出されて出力レジスタ４３０に
セットされる１つのエントリの内訳は、Ｖフラグ４１
１、ＶＭＩＤエントリ４１２、ＳＴＯエントリ４１３、
論理アドレスエントリ４１４、絶対アドレスエントリ４
１５及び主記憶キーエントリ４１６である。また、ＶＭ
ＩＤレジスタ４４０は、主記憶へのアクセス要求が発行
された時点のＳＤの絶対アドレスを保持するＳＤアドレ
スエントリ４４２に対応するＶＭＩＤエントリ４４１を
選択し、このＶＭＩＤエントリ４４１の内容を信号線４
Ｄ０を介して比較器Ａ４５０に入力する。

【００３８】一方、アドレス変換バッファ４１０が、エ
ントリの読み出し要求を受け取り、該当する１つのエン
トリを読み出し、出力レジスタ４３０にその読み出しデ
ータをセットした後、そのＴＬＢエントリがヒットして
いるか否かの比較が行われる。この比較は、以下に説明
する手順により行われる。

【００３９】先ず、出力レジスタ４３０にセットされた
Ｖフラグ４１１の内容が、信号線４Ｅ０を介してＡＮＤ
ゲート４６０に送られる。次に、出力レジスタ４３０に
セットされたＶＭＩＤエントリ４１２の内容が、信号線
４Ｅ１を介して比較器Ａ４５０に送られて入力され、Ｖ
ＭＩＤレジスタ４４０のＶＭＩＤエントリ４４１の内容
が信号線４Ｄ０を介して比較器Ａ４５０に入力され、比
較器Ａ４５０において双方の入力データが比較される。
そして、この比較の結果の一致または不一致の信号が信
号線４Ｅ４を介してＡＮＤゲート４６０に送られる。

【００４０】さらに、出力レジスタ４３０にセットされ
たＳＴＯエントリ４１３の内容が、信号線４Ｅ２を介し
て比較器Ｂ４５１に送られて入力され、ＰＩＰから主記
憶へのアクセス要求が発行されたときの論理アドレスに
対応するセグメントテーブル指定（以下、ＳＴＤとい
う）が、信号線４Ａ１を介して比較器Ｂ４５１に入力さ
れ、比較器Ｂ４５１において双方の入力データが比較さ
れる。そして、この比較の結果の一致または不一致の信
号が信号線４Ｅ５を介してＡＮＤゲート４６０に送られ
る。

【００４１】さらに、出力レジスタ４３０にセットされ
た論理アドレスエントリ４１４の内容が、信号線４Ｅ３
を介して比較器Ｃ４５２に送られて入力され、ＰＩＰか
ら主記憶へのアクセス要求が発行されたときの論理アド
レスが、信号線４Ａ０を介して比較器Ｃ４５２に入力さ
れ、比較器Ｃ４５２において双方の入力データが比較さ
れる。この比較の結果の一致または不一致の信号が信号
線４Ｅ６を介してＡＮＤゲート４６０に送られる。

【００４２】ＡＮＤゲート４６０は、前述した信号線４
Ｅ０、信号線４Ｅ４、信号線４Ｅ５及び信号線４Ｅ６を
介して入力されたそれぞれの一致信号または不一致信号
の論理積をとり、全ての信号が“１”（または一致）で
あれば、ＴＬＢヒット信号を“１”として、信号線４Ｇ
０に送出する。信号線４Ｇ０に送出されたＴＬＢヒット
信号は、アドレス変換制御部４８０及びセレクタＢ４７
０に入力される。

【００４３】値“１”を有するＴＬＢヒット信号を信号
線４Ｇ０を介して受け取ったセレクタＢ４７０は、出力
レジスタ４３０にセットされた絶対アドレスエントリ４
１５及び主記憶キーエントリ４１６の内容を送出してい
る信号線４Ｆ０及び信号線４Ｆ１を選択し、アドレス変
換バッファ４１０の出力である論理アドレスに対応する
絶対アドレス及び該絶対アドレスに付与されている主記
憶キーを要求元のＰＩＰに送り返す。

【００４４】論理アドレスに対応する絶対アドレス及び
該絶対アドレスに付与されている主記憶キーを受け取っ
たＰＩＰは、該絶対アドレスを用いてＭＳにアクセス要
求を出すと共にプログラム状態語内のキー（以下、ＰＳ
Ｗキーという）と該主記憶キーとを用いてキー制御プロ
テクションのチェックを行う。

【００４５】また、アドレス変換制御部４８０は、
“１”のＴＬＢヒット信号を信号線４Ｇ０を介して受け
取った場合、動的アドレス変換過程の起動が不要である
旨をＰＩＰに通知し、“０”のＴＬＢヒット信号を信号
線４Ｇ０を介して受け取った場合、動的アドレス変換
（以下、ＤＡＴという）過程の起動が必要である旨をＰ
ＩＰに通知し、ＤＡＴ動作を起動する。このＤＡＴにつ
いての一般的仕様については、例えば、前述の刊行物に
その詳細が記述されている。

【００４６】ＤＡＴ動作の結果得られる絶対アドレス他
のアドレス情報は、信号線４Ｂ０を介して得られ、アド
レス変換バッファ４１０に登録される。すなわち、主記
憶へのアクセス要求に伴う論理アドレス、その時点のＳ
ＴＤ、ＶＭＩＤ、ＤＡＴの結果得られた絶対アドレス、
及び、主記憶キーが、アドレス変換バッファ４１０の論
理アドレスによって決定されるＴＬＢエントリとして、
信号線４Ｂ０を介してＶフラグ４１１、ＶＭＩＤエント
リ４１２、ＳＴＯエントリ４１３、論理アドレスエント
リ４１４、絶対アドレスエントリ４１５及び主記憶キー
エントリ４１６が登録される。

【００４７】そして、この登録されたＴＬＢエントリ
は、以降のＭＳアクセスのために使用される。この際の
ＴＬＢエントリ登録は、主としてハードウェア論理また
はマイクロプログラムによって行われる。また、ＤＡＴ
動作によるＶＭＩＤレジスタ４４０のＶＭＩＤエントリ
４４１の内容及びＳＤアドレスエントリ４４２の内容の
登録は、信号線４Ｈ０及び信号線４Ｈ１を介して、主と
してマイクロプログラムによって行われる。

【００４８】図７は図４に示すシステムにおける各レベ
ルのＯＳ（ＶＭＣＰ）に対する従来技術によるＭＳの領
域割り当てを説明する図である。

【００４９】図７に示すＭＳの領域割り当ての例は、従
来技術による仮想計算機システムのうち、実計算機上で
動作するレベル１ＯＳが自らアドレス変換テーブルを作
成し、レベル１ＯＳ上の仮想アドレス空間上でＶＭとし
てのレベル２ＯＳを動作させ、さらに、このレベル２Ｏ
Ｓもアドレス変換テーブルを生成して、仮想アドレス空
間を作り出しているシステム対する実ＭＳの領域の割り
当ての例である。すなわち、図７は、実計算機上で動作
するレベル１ＯＳとしてＶＭＣＰ５１０が、レベル１Ｏ
Ｓ上の仮想アドレス空間上で動作するレベル２ＯＳとし
てＶＭＣＰ５２０が用いられ、レベル２ＯＳ上の仮想ア
ドレス空間上でレベル３ＯＳ５３０を動作させるシステ
ムのレベル１ＯＳに割り当てられる実ＭＳ領域、レベル
１ＯＳ上の仮想アドレス空間上で動作するレベル２ＯＳ
に割り当てられる実ＭＳ領域及びレベル２ＯＳ上の仮想
アドレス空間上で動作するレベル３ＯＳに割り当てられ
る実ＭＳ領域を示している。

【００５０】図７に示す例において、レベル１ＶＭＣＰ
５１０に割り当てられる実ＭＳ領域は、領域Ａで示した
領域であり、これは実ＭＳ全ての領域に等しい。レベル
１ＶＭＣＰ５１０上の仮想アドレス空間上で動作するレ
ベル２ＶＭＣＰ５２０に割り当てられる実ＭＳ領域は、
領域Ｂで示した領域であり、これは図７に示すように領
域Ａの一部分に割り当てられる。また、レベル２ＶＭＣ
Ｐ５２０上の仮想アドレス空間上で動作するレベル３Ｏ
Ｓ５３０に割り当てられる実ＭＳ領域は、領域Ｃで示し
た領域であり、これは図７に示すように領域Ｂの一部分
に割り当てられる。

【００５１】そして、レベル１ＶＭＣＰ５１０は、割り
当てＶＭＩＤが“Ａ”の値で走行し、レベル１ＶＭＣＰ
５１０上の仮想アドレス空間上で動作するレベル２ＶＭ
ＣＰ５２０は、割り当てＶＭＩＤが“Ｂ”の値で走行
し、さらに、レベル２ＶＭＣＰ５２０上の仮想アドレス
空間上で動作するレベル３ＯＳ５３０は、割り当てＶＭ
ＩＤが“Ｃ”の値で走行する。

【００５２】すなわち、レベル１ＶＭＣＰ５１０は、割
り当てＶＭＩＤが“Ａ”の値でＭＳの領域Ａを使用して
走行し、レベル２ＶＭＣＰ５２０は、割り当てＶＭＩＤ
が“Ｂ”の値でＭＳの領域Ａの一部分である領域Ｂを使
用して走行し、レベル３ＯＳ５３０は、割り当てＶＭＩ
Ｄが“Ｃ”の値で領域Ｂの一部分である領域Ｃを使用し
て走行する。

【００５３】図８、図９は図４に示すように構成された
仮想計算機システムが動作する場合の、レベル１ＶＭＣ
Ｐ、レベル２ＶＭＣＰ及びレベル３のゲストＯＳの制御
の流れを示すフローチャートである。

【００５４】以下、図８、図９に示すフローを参照し
て、図４に示すように構成された仮想計算機システムを
動作させ、さらに、ＴＬＢのパージが必要となる場合
の、レベル１ＶＭＣＰ、レベル２ＶＭＣＰ及びレベル３
ＯＳの制御の流れを、ＭＳの割り当てが図７に示すよう
に行われているものとして説明する。

【００５５】ステップ６０１： レベル１ＶＭＣＰ５１
０は、レベル１ＶＭＣＰ５１０のＶＭ上でレベル３のゲ
ストＯＳを走行させる事前処理として、レベル２ＶＭＣ
Ｐ５２０を起動するためのＳＩＥ命令のオペランドであ
るＳＤ（以下、Ｌ１ＳＤという）を所定のようにイニシ
ャライズする。

【００５６】ステップ６０２： レベル１ＶＭＣＰ５１
０は、ステップ６０１でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。制御は、この時点か
ら、レベル１ＶＭＣＰ５１０からレベル２ＶＭＣＰ５２
０に移る。

【００５７】ステップ６０３： レベル１ＶＭＣＰ５１
０のＶＭ上でレベル２ＶＭＣＰ５２０が走行する。レベ
ル２ＶＭＣＰ５２０は、レベル２ＶＭＣＰ５２０のＶＭ
上でレベル３ＯＳ５３０を走行させる事前処理として、
レベル３ＯＳ５３０を起動するためのＳＩＥ命令のオペ
ランドであるＳＤ（以下、Ｌ２ＳＤという）を所定のよ
うにイニシャライズする。

【００５８】ステップ６０４： レベル２ＶＭＣＰ５２
０は、ステップ６０３でイニシャライズされたＳＩＥ命
令のオペランドであるＬ２ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル２ＶＭＣＰ５２０のＶＭ上でレ
ベル３ＯＳ５３０を起動しようとする。

【００５９】ステップ６０５： ステップ６０４で、レ
ベル２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を
起動しようとして、レベル２ＶＭＣＰ５２０がＳＩＥ命
令を発行すると、このＳＩＥ命令は、命令インターセプ
ション要因を持っているので命令インターセプションが
発生し、制御は、レベル１ＶＭＣＰ５１０のＶＭ上のレ
ベル２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻
される。

【００６０】ステップ６０６： レベル１ＶＭＣＰ５１
０は、制御がレベル１ＶＭＣＰ５１０のＶＭ上のレベル
２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻され
る要因となったインターセプションコードを解析し、コ
ード毎のインターセプション処理を行う。この場合、イ
ンターセプションコードは、命令インターセプションを
示している。

【００６１】ステップ６０７： この処理の具対的処理
内容は、各種インターセプションコード毎に対応する処
理を別々に行うもので、例えば、インターセプションコ
ードが命令インターセプションを指していれば、その命
令のシミュレーションを行う。この例では、ＳＩＥ命令
を実行しようとして命令インターセプションが発生した
のであるから、ＳＩＥ命令のシミュレーションを行う。

【００６２】レベル１ＶＭＣＰ５１０は、レベル１ＶＭ
ＣＰ５１０のＶＭ上でレベル３ＯＳ５３０を走行させる
事前処理として、レベル２ＶＭＣＰ５２０を起動するた
めに用意されたＬ１ＳＤとレベル３ＯＳ５３０を起動す
るために用意されたＬ２ＳＤとを合成し、レベル１ＶＭ
ＣＰ５１０のＶＭ上でレベル３ＯＳ５３０を走行させる
ための仮のＳＤ（以下、シャドーＳＤという）を所定の
ようにイニシャライズする。

【００６３】ステップ６０８： レベル１ＶＭＣＰ５１
０は、ステップ６０７でイニシャライズされたＳＩＥ命
令のオペランドであるシャドーＳＤをオペランドとして
ＳＩＥ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上
でレベル３ＯＳ５３０を起動する。この起動は、レベル
２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を起動
するのと等価である。制御は、この時点から、レベル１
ＶＭＣＰ５１０からレベル３ＯＳ５３０に移る。

【００６４】ステップ６０９： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が走行し、所定の処理
を実行する。

【００６５】ステップ６１０： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が処理の実行中に、該
レベル３ＯＳ５３０からSet Storage Key Extended命令
（以下、ＳＳＫＥ命令という）が発行されたものとす
る。この命令は、ＭＳの主記憶キーを書き替える命令で
あり、その詳細については前述の刊行物に記述されてい
る。

【００６６】ステップ６１１： ステップ６１０で、レ
ベル２ＶＭＣＰ５２０のＶＭ上のレベル３ＯＳ５３０が
ＳＳＫＥ命令を発行すると、このＳＳＫＥ命令は、命令
インターセプション要因を持っているので命令インター
セプションが発生し、制御はレベル２ＶＭＣＰ５２０の
ＶＭ上のレベル３ＯＳ５３０からレベル１ＶＭＣＰ５１
０に戻される。

【００６７】ステップ６１２： レベル１ＶＭＣＰ５１
０は、制御がレベル２ＶＭＣＰ５２０のＶＭ上のレベル
３ＯＳ５３０からレベル１ＶＭＣＰ５１０に戻される要
因となったインターセプションコードを解析し、コード
毎のインターセプション処理を行う。この場合、インタ
ーセプションコードは、命令インターセプションを示し
ている。

【００６８】ステップ６１３： この処理の具対的処理
内容は、各種インターセプションコード毎に対応する処
理を別々に行うもので、例えば、インターセプションコ
ードが命令インターセプションを指していれば、この命
令のシミュレーションを行うか、または、レベル２ＶＭ
ＣＰ５２０に命令インターセプションを通知する。この
例では、レベル２ＶＭＣＰ５２０のＶＭ上のレベル３Ｏ
Ｓ５３０がＳＳＫＥ命令を実行しようとして命令インタ
ーセプションが発生したのであるから、レベル１ＶＭＣ
Ｐ５１０は、レベル２ＶＭＣＰ５２０に命令インターセ
プションを通知する処理を行う。

【００６９】すなわち、レベル１ＶＭＣＰ５１０は、レ
ベル２ＶＭＣＰ５２０に命令インターセプションを通知
するため、レベル１ＶＭＣＰ５１０のＶＭ上でレベル２
ＶＭＣＰ５２０を走行させる事前処理として、レベル２
ＶＭＣＰ５２０を起動するために用意されたＬ１ＳＤと
レベル３ＯＳ５３０を起動するために用意されたシャド
ウＳＤとを合成し、レベル２ＶＭＣＰ５２０を起動する
ためのＬ１ＳＤをイニシャライズする。

【００７０】ステップ６１４： レベル１ＶＭＣＰ５１
０は、ステップ６１３でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。このときのＬ１ＳＤ
には、命令インターセプションが発生した旨を示すパラ
メータが格納され、さらに、Ｌ１ＳＤ内の命令アドレス
フィールドにはレベル２ＶＭＣＰ５２０が発行したＳＩ
Ｅ命令の次の命令のアドレスが格納される。制御は、こ
の時点から、レベル１ＶＭＣＰ５１０からレベル２ＶＭ
ＣＰ５２０に移る。

【００７１】ステップ６１５： レベル２ＶＭＣＰ５２
０は、レベル１ＶＭＣＰ５１０から通知されたインター
セプションコードを解析し、コード毎のインターセプシ
ョン処理を行う。この場合、インターセプションコード
は、命令インターセプションを示している。

【００７２】ステップ６１６： この処理の具対的処理
内容は、各種インターセプションコード毎に対応する処
理を別々に行うもので、例えば、インターセプションコ
ードが命令インターセプションを指していれば、その命
令のシミュレーションを行う。この例では、ＳＳＫＥ命
令を実行しようとして命令インターセプションが発生し
たのであるから、レベル２ＶＭＣＰ５２０は、ＳＳＫＥ
命令のシミュレーションを行う。

【００７３】ステップ６１７： レベル２ＶＭＣＰ５２
０は、ＳＳＫＥ命令のシミュレーション処理を実行し、
ＳＳＫＥ命令のシミュレーション処理の一環として、Ｓ
ＳＫＥ命令を発行する。

【００７４】ステップ６１８： ステップ６１７で、レ
ベル２ＶＭＣＰ５２０がＳＳＫＥ命令を発行すると、こ
のＳＳＫＥ命令は、命令インターセプション要因を持っ
ているので命令インターセプションが発生し、制御はレ
ベル１ＶＭＣＰ５１０のＶＭ上のレベル２ＶＭＣＰ５２
０からレベル１ＶＭＣＰ５１０に戻される。

【００７５】ステップ６１９： レベル１ＶＭＣＰ５１
０は、制御がレベル２ＶＭＣＰ５２０からレベル１ＶＭ
ＣＰ５１０に戻される要因となったインターセプション
コードを解析し、コード毎のインターセプション処理を
行う。この場合、インターセプションコードは、命令イ
ンターセプションを示している。

【００７６】ステップ６２０： この処理の具対的処理
内容は、各種インターセプションコード毎に対応する処
理を別々に行うもので、例えば、インターセプションコ
ードが命令インターセプションを指していれば、この命
令のシミュレーションを行う。この例では、レベル１Ｖ
ＭＣＰ５１０のＶＭ上のレベル２ＶＭＣＰ５２０がＳＳ
ＫＥ命令を実行しようとして命令インターセプションが
発生したのであるから、レベル１ＶＭＣＰ５１０は、Ｓ
ＳＫＥ命令のシミュレーションを行う。

【００７７】ステップ６２１： レベル１ＶＭＣＰ５１
０上で、ＳＳＫＥ命令のシミュレーション処理が実行さ
れる。この処理により、レベル１ＶＭＣＰ５１０は、ま
ず、構成されている全ＩＰに対し、実行中の処理を一時
中断させるロック指示を出力し、ロック指示を出したＩ
Ｐを除く全てのＩＰをロックする。そして、レベル１Ｖ
ＭＣＰ５１０は、その後、ＳＳＫＥ命令のシミュレーシ
ョン処理の一環としてＳＳＫＥ命令を発行する。このＳ
ＳＫＥ命令の実行によって、ＶＭＩＤの値が“Ａ”であ
る全ＰＩＰのＴＬＢエントリが部分パージされる。

【００７８】ステップ６２２： レベル１ＶＭＣＰ５１
０上でのＳＳＫＥ命令のシミュレーション処理の一環と
して、Purge ＴＬＢ命令（以下、ＰＴＬＢ命令という）
が発行される。このＰＴＬＢ命令の実行によって、全て
のＶＭＩＤの値を持つＴＬＢエントリが全てパージされ
る。レベル１ＶＭＣＰ５１０は、ＳＳＫＥ命令のシミュ
レーション処理の一環として、その後、ロック指示を出
したＩＰを除く構成されている全てのＩＰに対し、ＰＴ
ＬＢ命令の実行の指示を出力する。

【００７９】全てのＩＰにおいて、ＰＴＬＢ命令の実行
が完了すると、レベル１ＶＭＣＰ５１０は、ロック指示
を出したＩＰを除く構成されている全ＩＰに対し、処理
の一時中断を解除するアンロック指示が出し、ロック指
示を出したＩＰを除く全てのＩＰをアンロックする。ア
ンロックされたＩＰは、これにより、中断されていた処
理を続行する。

【００８０】ステップ６２３： レベル１ＶＭＣＰ５１
０は、レベル１ＶＭＣＰ５１０のＶＭ上でレベル２ＶＭ
ＣＰ５２０を走行させる事前処理として、レベル２ＶＭ
ＣＰ５２０を起動するためのＳＩＥ命令のオペランドで
あるＬ１ＳＤを所定のようにイニシャライズする。

【００８１】ステップ６２４： レベル１ＶＭＣＰ５１
０は、ステップ６２３でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。制御は、この時点か
ら、レベル１ＶＭＣＰ５１０からレベル２ＶＭＣＰ５２
０に移る。

【００８２】ステップ６２５： レベル１ＶＭＣＰ５１
０のＶＭ上でレベル２ＶＭＣＰ５２０が走行する。レベ
ル２ＶＭＣＰ５２０は、レベル３ＯＳ５３０が発行した
ＳＳＫＥ命令のシミュレーション処理を完了したので、
再度、レベル３ＯＳ５３０を起動する必要がある。そこ
で、レベル２ＶＭＣＰ５２０は、レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０を走行させる事前処理
として、ＳＩＥ命令のオペランドであるＬ２ＳＤを所定
のようにイニシャライズする。

【００８３】ステップ６２６： レベル２ＶＭＣＰ５２
０は、ステップ６２５でイニシャライズされたＳＩＥ命
令のオペランドであるＬ２ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル２ＶＭＣＰ５２０のＶＭ上でレ
ベル３ＯＳ５３０を起動しようとする。

【００８４】ステップ６２７： ステップ６２６で、レ
ベル２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を
起動しようとして、レベル２ＶＭＣＰ５２０がＳＩＥ命
令を発行すると、このＳＩＥ命令は、命令インターセプ
ション要因を持っているので命令インターセプションが
発生し、制御はレベル１ＶＭＣＰ５１０のＶＭ上のレベ
ル２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻さ
れる。

【００８５】ステップ６２８： レベル１ＶＭＣＰ５１
０は、制御がレベル１ＶＭＣＰ５１０のＶＭ上のレベル
２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻され
る要因となったインターセプションコードを解析し、コ
ード毎のインターセプション処理を行う。この場合、イ
ンターセプションコードは、命令インターセプションを
示している。

【００８６】ステップ６２９： この処理の具対的処理
内容は、各種インターセプションコード毎に対応する処
理を別々に行うもので、例えばインターセプションコー
ドが命令インターセプションを指していれば、この命令
のシミュレーションを行う。この例では、ＳＩＥ命令を
実行しようとして命令インターセプションが発生したの
であるから、レベル１ＶＭＣＰ５１０は、ＳＩＥ命令の
シミュレーションを行う。レベル１ＶＭＣＰ５１０は、
レベル１ＶＭＣＰ５１０のＶＭ上でレベル３ＯＳ５３０
を走行させる事前処理として、レベル２ＶＭＣＰ５２０
を起動するために用意されたＬ１ＳＤとレベル３ＯＳ５
３０を起動するために用意されたＬ２ＳＤとを合成し、
レベル１ＶＭＣＰ５１０のＶＭ上でレベル３ＯＳ５３０
を走行させるためのシャドーＳＤを所定のようにイニシ
ャライズする。

【００８７】ステップ６３０： レベル１ＶＭＣＰ５１
０は、ステップ６２９でイニシャライズされたＳＩＥ命
令のオペランドであるシャドーＳＤをオペランドとして
ＳＩＥ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上
でレベル３ＯＳ５３０を起動する。この起動は、レベル
２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を起動
するのと等価である。制御は、この時点から、レベル１
ＶＭＣＰ５１０からレベル３ＯＳ５３０に移る。

【００８８】ステップ６３１： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が走行する。

【００８９】前述したように、従来技術による仮想計算
機システムは、レベル３ＯＳ５３０が発行したＳＳＫＥ
命令を、ステップ６１１からステップ６３１に至るレベ
ル１ＶＭＣＰ５１０とレベル２ＶＭＣＰ５２０との連携
動作によって実現している。

【００９０】そして、前述の従来技術は、レベル３ＯＳ
５３０がＶＭＩＤの値を“Ｃ”として動作しているた
め、レベル３ＯＳ５３０が発行したＳＳＫＥ命令をシミ
ュレーションするためにレベル１ＶＭＣＰ５１０が発行
したＳＳＫＥ命令の実行に際し、レベル３ＯＳ５３０が
発行したＳＳＫＥ命令のオペランドアドレスで指定され
る絶対アドレスを持つＴＬＢエントリを、レベル１ＶＭ
ＣＰ５１０が発行したＳＳＫＥ命令の実行の一環として
はパージすることが不可能であった。その理由は、レベ
ル１ＶＭＣＰ５１０が、ＶＭＩＤの値として“Ａ”を与
えられて動作しているためである。

【００９１】このため、前述した従来技術は、前述のス
テップ６２１及びステップ６２２で説明したように、ま
ず、構成されている全ＩＰに対し、実行中の処理を一時
中断させるロック指示を出し、ロック指示を出したＩＰ
を除く全てのＩＰをロックする操作を行う必要があり、
ＳＳＫＥ命令の実行後にＰＴＬＢ命令を発行して、全て
のＴＬＢエントリをパージする必要があった。

【００９２】さらに、前述した従来技術は、ロック指示
を出したＩＰを除く構成されている全てのＩＰに対し、
ＰＴＬＢ命令の実行の指示を出し、全てのＩＰでＰＴＬ
Ｂ命令の実行が完了すると、ロック指示を出したＩＰを
除く構成されている全ＩＰに対してアンロック指示を出
す必要があった。

【００９３】以上説明したように、従来技術にによる仮
想計算機システムは、レベル３ＯＳが発行したＳＳＫＥ
命令のようにＴＬＢをパージする必要のある命令の処理
を、ＴＬＢをパージする必要のある命令を単独に実行こ
とによって行うことができず、ＶＭＣＰの制御の下で前
述のようなの操作を要していた。この操作に要する処理
時間は、仮想計算機システムに対するオーバヘッドとな
り、仮想計算機システムの性能向上を阻害する大きな要
因となり、無視し得ない大きな性能上の問題を生じさせ
ている。

【００９４】

【発明が解決しようとする課題】前述した従来技術は、
レベル３ＯＳが発行したＳＳＫＥ命令のようなＴＬＢを
パージする必要のある命令の実行する場合に、その命令
の単独実行のみでＴＬＢを完全に保守することが不可能
なものである。このため、前述の従来技術は、その命令
の単独実行に加え、ＶＭＣＰが、構成されている全ＩＰ
に対し、実行中の処理を一時中断させるロック指示が出
し、ロック指示を出したＩＰを除く全てのＩＰをロック
する操作を行い、ＳＳＫＥ命令のようなＴＬＢをパージ
する必要のある命令の実行後、ＰＴＬＢ命令を発行して
全てのＴＬＢエントリをパージするという操作を行う必
要があった。

【００９５】また、前述の従来技術は、ロック指示を出
したＩＰを除く構成されている全てのＩＰに対し、ＰＴ
ＬＢ命令の実行の指示を出し、全てのＩＰでＰＴＬＢ命
令の実行が完了すると、ロック指示を出したＩＰを除く
構成されている全ＩＰに対し、アンロック指示を出す操
作を必要としている。

【００９６】前述の従来技術は、これらの操作に要する
処理時間が、仮想計算機システムに対するオーバヘッド
となり、仮想計算機システムの性能の向上を阻害してい
るという問題点を有している。

【００９７】本発明の目的は、前記従来技術の問題点を
解決し、レベル３ＯＳが発行したＳＳＫＥ命令のような
なＴＬＢをパージする必要のある命令の実行に際して、
その命令の単独実行に加え、構成されている全ＩＰに対
するロック指示の送出、全ＩＰの全てのＴＬＢエントリ
に対するＰＴＬＢ命令を用いたＴＬＢパージ操作、及
び、ロック指示を出された構成されている全ＩＰに対す
るアンロック指示の送出操作によるオーバヘッドを除去
し、仮想計算機システムの性能の向上を図ることができ
る仮想計算機システムのアドレス変換バッファ制御方式
を提供することにある。

【００９８】

【課題を解決するための手段】本発明によれば前記目的
は、アドレス変換バッファのパージを行うに当たり、Ｖ
ＭＩＤを用いたアドレス変換バッファエントリを選択的
にパージする機能を、以下に説明するように構成するこ
とにより達成される。

【００９９】すなわち、前記目的は、その時点で走行し
ているＩＰ上のＶＭの持つＶＭＩＤをエントリとして備
えるＶＭＩＤレジスタを具備し、ＶＭの発行するアドレ
ス変換バッファのパージを伴う命令を実行するに当た
り、そのＶＭの持つＶＭＩＤと一致するＶＭＩＤエント
リを持つアドレス変換バッファのエントリを選択的にパ
ージする機能に加え、１つまたはそれ以上の他のＶＭの
持つＶＭＩＤを格納するレジスタを具備し、このＶＭＩ
Ｄレジスタを用いて、前記ＶＭの持つＶＭＩＤと一致し
ない他のＶＭＩＤエントリを持つアドレス変換バッファ
エントリをも選択的にパージする機能を備えることによ
り達成される。

【０１００】

【作用】本発明による仮想計算機システムのアドレス変
換バッファ制御方式によれば、ＶＭが発行するアドレス
変換バッファのパージを伴う命令の実行に当たり、ＩＰ
内の前記ＶＭの持つＶＭＩＤを格納するカレントなＶＭ
ＩＤレジスタ内の対応エントリを用い、前記ＶＭの持つ
ＶＭＩＤと一致するＶＭＩＤエントリを持つアドレス変
換バッファエントリのみを選択し、前記命令の実行に同
期してハードウェアによってパージ動作を行ことができ
る。また。前記ＶＭの持つＶＭＩＤとは別の特定のＶＭ
ＩＤエントリを持つアドレス変換バッファエントリを選
択的にパージする動作は、ＶＭＣＰがＶＭを起動する際
に、ＶＭを起動する命令のオペランドのパラメータを設
定ことにより、ＶＭを起動する命令の実行の一部として
行うようにすることができる。

【０１０１】前述により、本発明の仮想計算機システム
は、レベル３ＯＳが発行したＴＬＢをパージする必要の
ある命令を実行する際、この命令の単独実行に加え、構
成されている全ＩＰに対し、実行中の処理を一時中断さ
せるロック指示を出し、ロック指示を出したＩＰを除く
全てのＩＰをロックする操作を行い、ＴＬＢをパージす
る必要のある命令の実行後ＰＴＬＢ命令を発行して、全
てのＴＬＢエントリをパージするという従来技術の場合
のような処理操作が不要となり、また、ロック指示を出
したＩＰを除く構成されている全てのＩＰに対し、ＰＴ
ＬＢ命令の実行の指示を出し、全てのＩＰにおけるＰＴ
ＬＢ命令の実行が完了すると、ロック指示を出したＩＰ
を除く構成されている全ＩＰに対し、アンロック指示を
出す操作も不要となる。

【０１０２】従って、本発明によれば、従来技術で必要
であったＶＭＣＰによる前記操作に要する処理時間、す
なわち、システムに対するオーバヘッドを除去すること
ができるので、仮想計算機システムの性能を格段に向上
させることができる。

【０１０３】

【実施例】以下、本発明による仮想計算機システムのア
ドレス変換バッファ制御方式の一実施例を図面を用いて
詳細に説明する。

【０１０４】図１、図２は本発明による仮想計算機シス
テムのアドレス変換バッファ制御方式の処理手順を示す
フローチャートであり、図４により説明したように構成
された仮想計算機システムが動作する場合の、レベル１
ＶＭＣＰ、レベル２ＶＭＣＰ及びレベル３のゲストＯＳ
の制御の流れを示している。

【０１０５】以下、各レベルのＯＳに対するＭＳの割り
当てが図７により説明したように行われているものとし
て、図１、図２を参照して本発明の一実施例における処
理手順を説明する。

【０１０６】ステップ７０１： レベル１ＶＭＣＰ５１
０は、レベル１ＶＭＣＰ５１０のＶＭ上でレベル３のゲ
ストＯＳを走行させる事前処理として、レベル２ＶＭＣ
Ｐ５２０を起動するためのＳＩＥ命令のオペランドであ
るＬ１ＳＤを所定のようにイニシャライズする。

【０１０７】ステップ７０２： レベル１ＶＭＣＰ５１
０は、ステップ７０１でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。制御は、この時点か
ら、レベル１ＶＭＣＰ５１０からレベル２ＶＭＣＰ５２
０に移る。

【０１０８】ステップ７０３： レベル１ＶＭＣＰ５１
０のＶＭ上でレベル２ＶＭＣＰ５２０が走行する。レベ
ル２ＶＭＣＰ５２０は、レベル２ＶＭＣＰ５２０のＶＭ
上でレベル３ＯＳ５３０を走行させる事前処理として、
レベル３ＯＳ５３０を起動するためのＳＩＥ命令のオペ
ランドであるＬ２ＳＤを所定のようにイニシャライズす
る。

【０１０９】ステップ７０４： レベル２ＶＭＣＰ５２
０は、ステップ７０３でイニシャライズされたＳＩＥ命
令のオペランドであるＬ２ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル２ＶＭＣＰ５２０のＶＭ上でレ
ベル３ＯＳ５３０を起動しようとする。

【０１１０】ステップ７０５： ステップ７０４で、レ
ベル２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を
起動しようとして、レベル２ＶＭＣＰ５２０がＳＩＥ命
令を発行すると、このＳＩＥ命令は、命令インターセプ
ション要因を持っているので命令インターセプションが
発生し、制御は、レベル１ＶＭＣＰ５１０のＶＭ上のレ
ベル２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻
される。

【０１１１】ステップ７０６： レベル１ＶＭＣＰ５１
０は、制御がレベル１ＶＭＣＰ５１０のＶＭ上のレベル
２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻され
る要因となったインターセプションコードを解析し、コ
ード毎のインターセプション処理を行う。この場合、イ
ンターセプションコードは、命令インターセプションを
示している。レベル１ＶＭＣＰ５１０は、インターセプ
ションコードが命令インターセプションを指しているの
で、該命令のシミュレーションを行う。

【０１１２】この例では、ＳＩＥ命令を実行しようとし
て命令インターセプションが発生したのであるから、Ｓ
ＩＥ命令のシミュレーションを行う。そして、レベル１
ＶＭＣＰ５１０は、レベル１ＶＭＣＰ５１０のＶＭ上で
レベル３ＯＳ５３０を走行させる事前処理として、レベ
ル２ＶＭＣＰ５２０を起動するために用意されたＬ１Ｓ
Ｄとレベル３ＯＳ５３０を起動するために用意されたＬ
２ＳＤとを合成し、レベル１ＶＭＣＰ５１０のＶＭ上で
レベル３ＯＳ５３０を走行させるためのシャドーＳＤを
所定のようにイニシャライズする。

【０１１３】ステップ７０７： レベル１ＶＭＣＰ５１
０は、ステップ７０６でイニシャライズされたＳＩＥ命
令のオペランドであるシャドーＳＤをオペランドとして
ＳＩＥ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上
でレベル３ＯＳ５３０を起動する。この起動は、レベル
２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を起動
するのと等価である。制御は、この時点から、レベル１
ＶＭＣＰ５１０からレベル３ＯＳ５３０に移る。

【０１１４】ステップ７０８： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が走行し、所定の処理
を実行する。

【０１１５】ステップ７０９： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が処理の実行中に、該
レベル３ＯＳからＭＳの主記憶キーを書き替える命令で
あるＳＳＫＥ命令が発行されたものとする。

【０１１６】ステップ７１０： ステップ７０９で、レ
ベル２ＶＭＣＰ５２０のＶＭ上のレベル３ＯＳ５３０が
ＳＳＫＥ命令を発行すると、このＳＳＫＥ命令は、命令
インターセプション要因を持っているので命令インター
セプションが発生し、制御はレベル２ＶＭＣＰ５２０の
ＶＭ上のレベル３ＯＳ５３０からレベル１ＶＭＣＰ５１
０に戻される。

【０１１７】ステップ７１１： レベル１ＶＭＣＰ５１
０は、制御がレベル２ＶＭＣＰ５２０のＶＭ上のレベル
３ＯＳ５３０からレベル１ＶＭＣＰ５１０に戻される要
因となったインターセプションコードを解析し、コード
毎のインターセプション処理を行う。この場合、インタ
ーセプションコードは、命令インターセプションを示し
ている。

【０１１８】レベル１ＶＭＣＰ５１０は、インターセプ
ションコードが命令インターセプションを指しているの
で、レベル２ＶＭＣＰ５２０に命令インターセプション
を通知する。この例では、レベル２ＶＭＣＰ５２０のＶ
Ｍ上のレベル３ＯＳ５３０がＳＳＫＥ命令を実行しよう
として命令インターセプションが発生したのであるか
ら、レベル１ＶＭＣＰ５１０は、レベル２ＶＭＣＰ５２
０に命令インターセプションを通知する。レベル２ＶＭ
ＣＰ５２０に命令インターセプションを通知するため、
レベル１ＶＭＣＰ５１０は、レベル１ＶＭＣＰ５１０の
ＶＭ上でレベル２ＶＭＣＰ５２０を走行させる事前処理
として、レベル２ＶＭＣＰ５２０を起動するために用意
されたＬ１ＳＤとレベル３ＯＳ５３０を起動するために
用意されたシャドウＳＤとを合成し、レベル２ＶＭＣＰ
５２０を起動するためのＬ１ＳＤをイニシャライズす
る。

【０１１９】ステップ７１２： レベル１ＶＭＣＰ５１
０は、ステップ７１１でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。このときのＬ１ＳＤ
には、命令インターセプションが発生した旨を示すパラ
メータが格納され、また、Ｌ１ＳＤ内の命令アドレスフ
ィールドには、レベル２ＶＭＣＰ５２０が発行したＳＩ
Ｅ命令の次の命令のアドレスが格納される。制御は、こ
の時点から、レベル１ＶＭＣＰ５１０からレベル２ＶＭ
ＣＰ５２０に移る。

【０１２０】ステップ７１３： レベル２ＶＭＣＰ５２
０は、レベル１ＶＭＣＰ５１０から通知されたインター
セプションコードを解析し、コード毎のインターセプシ
ョン処理を行う。この場合、インターセプションコード
は、命令インターセプションを示しているので、この命
令のシミュレーションが行われる。この例では、ＳＳＫ
Ｅ命令を実行しようとして命令インターセプションが発
生したのであるから、レベル２ＶＭＣＰ５２０は、ＳＳ
ＫＥ命令のシミュレーションを行う。

【０１２１】ステップ７１４： レベル２ＶＭＣＰ５２
０は、ＳＳＫＥ命令のシミュレーション処理を実行し、
ＳＳＫＥ命令のシミュレーション処理の一環として、Ｓ
ＳＫＥ命令を発行す。

【０１２２】ステップ７１５： ステップ７１４で、レ
ベル２ＶＭＣＰ５２０がＳＳＫＥ命令を発行すると、こ
のＳＳＫＥ命令は、命令インターセプション要因を持っ
ているので命令インターセプションが発生し、制御はレ
ベル１ＶＭＣＰ５１０のＶＭ上のレベル２ＶＭＣＰ５２
０からレベル１ＶＭＣＰ５１０に戻される。

【０１２３】ステップ７１６： レベル１ＶＭＣＰ５１
０は、制御がレベル２ＶＭＣＰ５２０からレベル１ＶＭ
ＣＰ５１０に戻される要因となったインターセプション
コードを解析し、コード毎のインターセプション処理を
行う。この場合、インターセプションコードは、命令イ
ンターセプションを示している。レベル１ＶＭＣＰ５１
０は、インターセプションコードが命令インターセプシ
ョンを指しているので、該命令のシミュレーションを行
う。

【０１２４】この例では、レベル１ＶＭＣＰ５１０のＶ
Ｍ上のレベル２ＶＭＣＰ５２０がＳＳＫＥ命令を実行し
ようとして命令インターセプションが発生したのである
から、レベル１ＶＭＣＰ５１０が、ＳＳＫＥ命令のシミ
ュレーションを行う。すなわち、レベル１ＶＭＣＰ５１
０上で、ＳＳＫＥ命令のシミュレーション処理が実行さ
れる。具体的には、レベル１ＶＭＣＰ５１０及びハード
ウェアの持つレベル２ＳＳＫＥ命令発行フラグを“１”
にセットする処理が行われる。

【０１２５】ステップ７１７： レベル１ＶＭＣＰ５１
０は、レベル２ＶＭＣＰ５２０を再度起動するため、レ
ベル１ＶＭＣＰ５１０のＶＭ上でレベル２ＶＭＣＰ５２
０を走行させる事前処理として、レベル２ＶＭＣＰ５２
０を起動するために用意されたＬ１ＳＤとレベル３ＯＳ
５３０を起動するために用意されたシャドウＳＤとを合
成し、レベル２ＶＭＣＰ５２０を起動するためのＬ１Ｓ
Ｄをイニシャライズする。このときのＬ１ＳＤ内の命令
アドレスフィールドには、レベル２ＶＭＣＰ５２０が発
行したＳＳＫＥ命令のアドレスが格納される。

【０１２６】ステップ７１８： レベル１ＶＭＣＰ５１
０は、ステップ７１７でイニシャライズされたＳＩＥ命
令のオペランドであるＬ１ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上でレ
ベル２ＶＭＣＰ５２０を起動する。制御は、この時点か
ら、レベル１ＶＭＣＰ５１０からレベル２ＶＭＣＰ５２
０に移る。

【０１２７】ステップ７１９： レベル２ＶＭＣＰ５２
０は、ＳＳＫＥ命令のシミュレーション処理を再開し、
再度ＳＳＫＥ命令を発行する。このＳＳＫＥ命令が発行
されても、このＳＳＫＥ命令実行時点で、レベル１ＶＭ
ＣＰ５１０及びハードウェアの持つレベル２ＳＳＫＥ命
令発行フラグが“１”とされているため、このＳＳＫＥ
命令は、命令インターセプション要因を持っているが、
その命令インターセプションが抑止され、制御は、レベ
ル１ＶＭＣＰ５１０のＶＭ上のレベル２ＶＭＣＰ５２０
からレベル１ＶＭＣＰ５１０に戻されず、レベル２ＶＭ
ＣＰ５２０上でそのまま実行される。

【０１２８】このＳＳＫＥ命令の実行によって、ＶＭＩ
Ｄの値が“Ａ”である自ＰＩＰのＴＬＢエントリが部分
パージされ、さらに、ハードウェアの持つレベル２ＳＳ
ＫＥ命令発行フラグが“１”であることにより、全ての
他ＰＩＰのＶＭＩＤの値が有効なＴＬＢエントリがパー
ジされる。このＴＬＢエントリのパージ動作は、ＳＳＫ
Ｅ命令の実行に同期して行われる。

【０１２９】ステップ７２０： レベル２ＶＭＣＰ５２
０は、レベル３ＯＳ５３０が発行したＳＳＫＥ命令のシ
ミュレーション処理を完了したので、再度、レベル３Ｏ
Ｓ５３０を起動する必要がある。このため、レベル２Ｖ
ＭＣＰ５２０は、レベル２ＶＭＣＰ５２０のＶＭ上でレ
ベル３ＯＳ５３０を走行させる事前処理として、ＳＩＥ
命令のオペランドであるＬ２ＳＤを所定のようにイニシ
ャライズする。

【０１３０】ステップ７２１： レベル２ＶＭＣＰ５２
０は、ステップ７２０でイニシャライズされたＳＩＥ命
令のオペランドであるＬ２ＳＤをオペランドとしてＳＩ
Ｅ命令を発行し、レベル２ＶＭＣＰ５２０のＶＭ上でレ
ベル３ＯＳ５３０を起動しようとする。

【０１３１】ステップ７２２： ステップ７２１で、レ
ベル２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を
起動しようとして、レベル２ＶＭＣＰ５２０がＳＩＥ命
令を発行すると、このＳＩＥ命令は、命令インターセプ
ション要因を持っているので命令インターセプションが
発生し、制御はレベル１ＶＭＣＰ５１０のＶＭ上のレベ
ル２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻さ
れる。

【０１３２】ステップ７２３： レベル１ＶＭＣＰ５１
０は、制御がレベル１ＶＭＣＰ５１０のＶＭ上のレベル
２ＶＭＣＰ５２０からレベル１ＶＭＣＰ５１０に戻され
る要因となったインターセプションコードを解析し、コ
ード毎のインターセプション処理を行う。この場合、イ
ンターセプションコードは、命令インターセプションを
示している。レベル１ＶＭＣＰ５１０は、インターセプ
ションコードが命令インターセプションを指しているの
で、この命令のシミュレーションを行う。この例では、
ＳＩＥ命令を実行しようとして命令インターセプション
が発生したのであるから、ＳＩＥ命令のシミュレーショ
ンが行われる。

【０１３３】レベル１ＶＭＣＰ５１０は、レベル１ＶＭ
ＣＰ５１０のＶＭ上でレベル３ＯＳ５３０を走行させる
事前処理として、レベル２ＶＭＣＰ５２０を起動するた
めに用意されたＬ１ＳＤとレベル３ＯＳ５３０を起動す
るために用意されたＬ２ＳＤとを合成し、レベル１ＶＭ
ＣＰ５１０のＶＭ上でレベル３ＯＳ５３０を走行させる
ためのシャドーＳＤを所定のようにイニシャライズす
る。

【０１３４】ステップ７２４： レベル１ＶＭＣＰ５１
０は、レベル１ＶＭＣＰ５１０の持つレベル２ＳＳＫＥ
命令発行フラグが“１”であるか否かをテストする。こ
のデストで、レベル１ＶＭＣＰ５１０の持つレベル２Ｓ
ＳＫＥ命令発行フラグが“１”であれば、ステップ７２
５へ行き、“０”であればステップ７２６ヘ行く。

【０１３５】ステップ７２５： このステップは、レベ
ル１ＶＭＣＰ５１０の持つレベル２ＳＳＫＥ命令発行フ
ラグが“１”である場合に実行される。そして、レベル
１ＶＭＣＰ５１０は、シャドーＳＤのLast Host CPU Ad
dress（以下、ＬＨＣＰＵＡという）フィールドに、１
６進の“ＦＦＦＦ”をセットする。ＳＤのＬＨＣＰＵＡ
フィールドに、１６進の“ＦＦＦＦ”をセットすること
の意味は、ＳＩＥ命令の実行時、ＰＩＰがＴＬＢの全エ
ントリをパージすることを指定することである。その
後、レベル１ＶＭＣＰ５１０は、レベル１ＶＭＣＰ５１
０及びハードウェアの持つレベル２ＳＳＫＥ命令発行フ
ラグを“０”にリセットする。

【０１３６】ステップ７２６： レベル１ＶＭＣＰ５１
０は、ステップ７２４でイニシャライズされたＳＩＥ命
令のオペランドであるシャドーＳＤをオペランドとして
ＳＩＥ命令を発行し、レベル１ＶＭＣＰ５１０のＶＭ上
でレベル３ＯＳ５３０を起動する。この起動は、レベル
２ＶＭＣＰ５２０のＶＭ上でレベル３ＯＳ５３０を起動
するのと等価である。制御は、この時点から、レベル１
ＶＭＣＰ５１０からレベル３ＯＳ５３０に移る。

【０１３７】ステップ７２７： レベル２ＶＭＣＰ５２
０のＶＭ上でレベル３ＯＳ５３０が走行する。

【０１３８】前述した本発明の一実施例によれば、異な
るＶＭＩＤを持つＴＬＢエントリをパージするに当た
り、ＴＬＢエントリの操作が必要な命令のシミュレーシ
ョン、例えば、レベル１ＶＭＣＰ５１０上で、ＳＳＫＥ
命令のシミュレーション処理を実行するとき、レベル１
ＶＭＣＰ５１０及びハードウェアの持つレベル２ＳＳＫ
Ｅ命令発行フラグを“１”にセットし、その後レベル２
ＶＭＣＰ５２０が、ＳＳＫＥ命令のシミュレーション処
理を再開し、再度ＳＳＫＥ命令を発行した時点でレベル
１ＶＭＣＰ５１０及びハードウェアの持つレベル２ＳＳ
ＫＥ命令発行フラグが“１”であることを条件として、
命令インターセプションを抑止し、制御をレベル１ＶＭ
ＣＰ５１０のＶＭ上のレベル２ＶＭＣＰ５２０からレベ
ル１ＶＭＣＰ５１０に戻さず、レベル２ＶＭＣＰ５２０
上でそのまま実行させることができる。

【０１３９】このＳＳＫＥ命令の実行によって、ＶＭＩ
Ｄの値が“Ａ”である自ＰＩＰのＴＬＢエントリを部分
パージすることができ、また、ハードウェアの持つレベ
ル２ＳＳＫＥ命令発行フラグが“１”であることによ
り、全ての他のＰＩＰのＶＭＩＤの値が有効なＴＬＢエ
ントリをパージすることができる。しかも、このＴＬＢ
エントリのパージ動作を、インターセプションを伴わず
に、ＳＳＫＥ命令の実行に同期して行うことができる。

【０１４０】さらに、前述した本発明の一実施例は、シ
ャドーＳＤをオペランドとしてＳＩＥ命令を発行し、レ
ベル１ＶＭＣＰ５１０のＶＭ上でレベル３ＯＳ５３０を
起動する前に、レベル１ＶＭＣＰ５１０の持つレベル２
ＳＳＫＥ命令発行フラグが“１”であるか否かをテスト
し、レベル１ＶＭＣＰ５１０の持つレベル２ＳＳＫＥ命
令発行フラグが“１”であれば、シャドーＳＤのＬＨＣ
ＰＵＡフィールドに、１６進の“ＦＦＦＦ”をセットす
るようにしている。この１６進の“ＦＦＦＦ”をセット
する動作により、ＳＩＥ命令の実行時、ＰＩＰがＴＬＢ
の全エントリをパージすることができる。

【０１４１】その結果、レベル１ＶＭＣＰ５１０は、Ｓ
ＳＫＥ命令のシミュレーション処理を実行する場合、構
成されている全ＩＰのうち、ロック指示を出したＩＰを
除く全てのＩＰに対し、実行中の処理を一時中断させる
ロック指示を出す第１のロック処理を行い、その後、Ｓ
ＳＫＥ命令のシミュレーション処理の一環として、ＳＳ
ＫＥ命令を発行し、このＳＳＫＥ命令の実行によって、
現在走行中のＩＰが保持しているＶＭＩＤと一致する全
ＰＩＰのＴＬＢエントリが部分パージし、また、ＳＳＫ
Ｅ命令のシミュレーション処理の一環として、ＰＴＬＢ
命令を発行する第１のＴＬＢパージ処理を行い、このＰ
ＴＬＢ命令の実行によって、全てのＶＭＩＤの値を持つ
ＴＬＢエントリをパージし、その上、ＳＳＫＥ命令のシ
ミュレーション処理の一環として、ロック指示を出した
ＩＰを除く全てのＩＰに対し、ＰＴＬＢ命令の実行の指
示が出す第２のＴＬＢパージ処理を行い、全てのＩＰに
おいて、ＰＴＬＢ命令の実行が完了すると、ロック指示
を出したＩＰを除く全ＩＰに対し、処理の一時中断を解
除するアンロック指示を出す第２のロック処理を行い、
ロック指示を出したＩＰを除く全てのＩＰをアンロック
するという、従来技術の場合のような長大な処理を行う
ことなくＴＬＢのエントリをパージすることができる。

【０１４２】前述した本発明の一実施例は、これによ
り、オーバヘッドとして仮想計算機システムの性能向上
を阻害する大きな要因であった一連のソフトウェアに依
るロック処理を伴うことなくＴＬＢパージ処理行うこと
ができ、仮想計算機システムの性能を格段に向上させる
ことができる。

【０１４３】前述した本発明の一実施例は、自ＩＰでカ
レントに持つＶＭＩＤ以外のＶＭＩＤを持つＴＬＢエン
トリをパージをするための手段として、シャドーＳＤの
ＬＨＣＰＵＡフィールドに、１６進の“ＦＦＦＦ”をセ
ットすることにより、ＳＩＥ命令の実行時、ＰＩＰがＴ
ＬＢの全エントリをパージし、他ＩＰでカレントに持つ
ＶＭＩＤ以外のＶＭＩＤを持つＴＬＢエントリのパージ
をするための手段として、ハードウェアの持つレベル２
ＳＳＫＥ命令発行フラグの状態に依り、全ての他ＰＩＰ
のＶＭＩＤの値が有効なＴＬＢエントリをパージし、か
つ、このＴＬＢエントリのパージ動作を、ＳＳＫＥ命令
の実行に同期して行うとして説明した。

【０１４４】本発明は、前述以外に、自ＩＰの持つＶＭ
ＩＤと一致するＶＭＩＤエントリを持つアドレス変換バ
ッファエントリのみを選択的にパージする機能に加え、
１つまたはそれ以上の他のＶＭの持つＶＭＩＤを格納す
るレジスタを用い、前記ＶＭの持つＶＭＩＤと一致しな
い特定のＶＭＩＤエントリを持つアドレス変換バッファ
エントリをも選択的にパージする機能を併せ持つように
構成してもよい。

【０１４５】また、本発明は、前記ＶＭにおいて、ＶＭ
が発行するアドレス変換バッファのパージを伴う命令の
実行にあたり、前記ＶＭが持つＶＭＩＤを格納するレジ
スタを用い、そのＶＭの持つＶＭＩＤと一致するＶＭＩ
Ｄエントリを持つアドレス変換バッファエントリの選択
的なパージ動作を、前記命令の実行に同期してハードウ
ェアによって行い、また、そのＶＭの持つＶＭＩＤと一
致しない特定のＶＭＩＤエントリを持つアドレス変換バ
ッファエントリの選択的なパージを、１つまたはそれ以
上の他のＶＭの持つＶＭＩＤを格納するレジスタを用い
ることにより、そのＶＭの持つＶＭＩＤと異なるＶＭＩ
Ｄと一致するＶＭＩＤエントリを持つアドレス変換バッ
ファエントリの選択的なパージ動作も、前記ＶＭの持つ
ＶＭＩＤと一致するＶＭＩＤエントリを持つアドレス変
換バッファエントリの選択的なパージ動作の実行と同時
に、同期してハードウェアによって行うように構成して
制御するようにしてもよい。

【０１４６】

【発明の効果】以上説明したように本発明によれば、仮
想計算機システムにおいて、例えば、レベル３ＯＳが発
行したＴＬＢをパージする必要のある命令を実行する
際、他のＩＰに対するロック操作処理、アンロック操作
処理を行うことなく、ＴＬＢのパージを行うことがで
き、これらの操作に要する処理時間であるシステムに対
するオーバヘッドを除去することができ、仮想計算機シ
ステムの性能の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明による仮想計算機システムのアドレス変
換バッファ制御方式の処理手順を示すフローチャートで
ある。

【図２】本発明による仮想計算機システムのアドレス変
換バッファ制御方式の処理手順を示すフローチャートで
ある。

【図３】従来技術によるＶＭに対する実ＣＰＵの共用を
説明する仮想計算機システムの構成を示すブロック図で
ある。

【図４】従来技術によるＶＭに対する実ＣＰＵの共用を
説明する仮想計算機システムの他の構成を示すブロック
図である。

【図５】図４に示すように構成された仮想計算機システ
ムが動作する場合の、レベル１ＶＭＣＰ、レベル２ＶＭ
ＣＰ及びレベル３のゲストＯＳの制御の流れを示すフロ
ーチャートである。

【図６】ＶＭＩＤを具備したＴＬＢの構成を示すブロッ
ク図である。

【図７】図４に示すシステムにおける各レベルのＯＳ
（ＶＭＣＰ）に対する従来技術によるＭＳの領域割り当
てを説明する図である。

【図８】図４に示すように構成された仮想計算機システ
ムが動作する場合の、レベル１ＶＭＣＰ、レベル２ＶＭ
ＣＰ及びレベル３のゲストＯＳの制御の流れを示すフロ
ーチャートである。

【図９】図４に示すように構成された仮想計算機システ
ムが動作する場合の、レベル１ＶＭＣＰ、レベル２ＶＭ
ＣＰ及びレベル３のゲストＯＳの制御の流れを示すフロ
ーチャートである。

【符号の説明】

２５１、２５２はゲストＯＳ ４１０はアドレス変換
バッファ、４２０、４７０はセレクタ、４３０は出力レ
ジスタ、４４０はＶＭＩＤレジスタ、４５０〜４５２は
比較器、４６０はＡＮＤゲート、４８０はアドレス変換
制御部である。 １０１、５５０ 主記憶装置 １０２ 実ＣＰＵ １１１ 仮想計算機制御プログラム（ＶＭＣＰ） １２１〜１２３ 論理ＣＰＵ ２１１、５１０ レベル１ＶＭＣＰ ２３１、５２０ レベル２ＶＭＣＰ ２２１ レベル１論理ＣＰＵ ２４１、２４２ レベル２論理ＣＰＵ ２５１、２５２、５３０ ゲストＯＳ ４１０ アドレス変換バッファ ４２０、４７０ セレクタ ４３０ 出力レジスタ ４４０ ＶＭＩＤレジスタ ４５０、４５１、４５２ 比較器 ４６０ ＡＮＤゲート ４８０ アドレス変換制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 天野 英昭 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス変換機能を備える中央処理装置
   と、主記憶装置と、仮想計算機ＩＤエントリを備えるア
   ドレス変換バッファ及び１つまたはそれ以上の仮想計算
   機の個々の仮想計算機を識別するために割り当てられる
   仮想計算機ＩＤを格納するレジスタを備えるアドレス変
   換機能とを備えて構成される情報処理システム上に構築
   される仮想計算機システムにおいて、前記中央処理装置
   上で走行する仮想計算機が発行するアドレス変換バッフ
   ァのパージを伴う命令の実行に当たり、前記仮想計算機
   の持つ仮想計算機ＩＤと一致する仮想計算機ＩＤエント
   リを持つアドレス変換バッファエントリのみを選択的に
   パージすると共に、前記仮想計算機が持つ仮想計算機Ｉ
   Ｄと一致しない他の仮想計算機が持つ仮想計算機ＩＤで
   ある特定の仮想計算機ＩＤエントリを持つアドレス変換
   バッファエントリをも選択的にパージすることを特徴と
   する仮想計算機システムのアドレス変換バッファ制御方
   式。
2. 【請求項２】 前記仮想計算機の持つ仮想計算機ＩＤと
   一致する仮想計算機ＩＤエントリを持つアドレス変換バ
   ッファエントリのみを選択的にパージする動作は、前記
   命令の実行に同期してハードウェアによって行われ、前
   記仮想計算機が持つ仮想計算機ＩＤと一致しない他の仮
   想計算機が持つ仮想計算機ＩＤである特定の仮想計算機
   ＩＤエントリを持つアドレス変換バッファエントリを選
   択的にパージする動作は、仮想計算機制御プログラムが
   仮想計算機を起動する際、仮想計算機を起動する命令の
   オペランドの設定を制御することによって実現されるこ
   とを特徴とする請求項１記載の仮想計算機システムのア
   ドレス変換バッファ制御方式。