JPH07262093A - 記憶装置の領域再構成制御方式 - Google Patents
記憶装置の領域再構成制御方式Info
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- JPH07262093A JPH07262093A JP6072536A JP7253694A JPH07262093A JP H07262093 A JPH07262093 A JP H07262093A JP 6072536 A JP6072536 A JP 6072536A JP 7253694 A JP7253694 A JP 7253694A JP H07262093 A JPH07262093 A JP H07262093A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】 コストを抑え，システムの操作性を向上させ
ると共に実記憶装置の使用効率を向上させた記憶装置の
領域再構成制御を方式を提供することにある。 【構成】 アドレス再構成アレイ８３０の各ブロックは
各仮想計算機対応に設けられ、各ブロックは有効ビット
と論理記憶の各領域対応に割り当てられた実記憶の分割
領域の先頭アドレスを示す上位アドレスであるホスト実
アドレスを有する複数のエントリを持つ。仮想計算機の
識別子と論理記憶アドレスが与えられると、セレクタ８
２０により、識別子でブロックを、論理記憶アドレスの
上位アドレスで該ブロックのエントリを選択し、読出さ
れたホスト実アドレスと論理記憶アドレスの下位アドレ
スを結合して実アドレスを得る。有効ビットが無効を示
せば仮想計算機に割り込みを掛ける。エントリ内容の変
更は、アドレス再構成アレイに変更データを入力し、セ
レクタで選択されたエントリの内容を変更する。
ると共に実記憶装置の使用効率を向上させた記憶装置の
領域再構成制御を方式を提供することにある。 【構成】 アドレス再構成アレイ８３０の各ブロックは
各仮想計算機対応に設けられ、各ブロックは有効ビット
と論理記憶の各領域対応に割り当てられた実記憶の分割
領域の先頭アドレスを示す上位アドレスであるホスト実
アドレスを有する複数のエントリを持つ。仮想計算機の
識別子と論理記憶アドレスが与えられると、セレクタ８
２０により、識別子でブロックを、論理記憶アドレスの
上位アドレスで該ブロックのエントリを選択し、読出さ
れたホスト実アドレスと論理記憶アドレスの下位アドレ
スを結合して実アドレスを得る。有効ビットが無効を示
せば仮想計算機に割り込みを掛ける。エントリ内容の変
更は、アドレス再構成アレイに変更データを入力し、セ
レクタで選択されたエントリの内容を変更する。
Description
【０００１】
【産業上の利用分野】本発明は、仮想計算機システムに
おける仮想計算機の論理記憶装置アドレスの実記憶装置
アドレスへの変換に係り、特に、実記憶装置の記憶領域
を複数の仮想計算機の論理記憶装置の記憶領域に割り当
てるための記憶装置の領域再構成制御方式に関する。
おける仮想計算機の論理記憶装置アドレスの実記憶装置
アドレスへの変換に係り、特に、実記憶装置の記憶領域
を複数の仮想計算機の論理記憶装置の記憶領域に割り当
てるための記憶装置の領域再構成制御方式に関する。
【０００２】
【従来の技術】一般に、単一の情報処理装置上で複数の
オペレーティングシステム（以下ＯＳという）を動作さ
せる方法として仮想計算機（以下、ＬＰＡＲという）と
呼ばれる手段が用いられている。ＬＰＡＲを単一の情報
処理装置上で実現する為に、仮想計算機制御プログラム
（以下、ＶＭＣＰという）と呼ばれるプログラムを実情
報処理装置上で動作させ、このＶＭＣＰの制御の下で複
数のＬＰＡＲを生成し、更に、この各々のＬＰＡＲの上
で独立したＯＳを動作させていた。従ってＶＭＣＰに
は、単一の実情報処理装置のハードウェア資源を各々の
ＬＰＡＲに共用させて使用させる機能が付加されてい
る。
オペレーティングシステム（以下ＯＳという）を動作さ
せる方法として仮想計算機（以下、ＬＰＡＲという）と
呼ばれる手段が用いられている。ＬＰＡＲを単一の情報
処理装置上で実現する為に、仮想計算機制御プログラム
（以下、ＶＭＣＰという）と呼ばれるプログラムを実情
報処理装置上で動作させ、このＶＭＣＰの制御の下で複
数のＬＰＡＲを生成し、更に、この各々のＬＰＡＲの上
で独立したＯＳを動作させていた。従ってＶＭＣＰに
は、単一の実情報処理装置のハードウェア資源を各々の
ＬＰＡＲに共用させて使用させる機能が付加されてい
る。
【０００３】単一の実情報処理装置のハードウェア資源
を各々のＬＰＡＲに共用させる方法としては、ＶＭＣＰ
の制御の下に時分割でハードウェア資源を割り当てる方
法、又はハードウェア資源を論理的に分割して各々のＬ
ＰＡＲに占有的に割り当てる方法、又は前述の二つの方
法を混在させて割り当てる方法等がある。
を各々のＬＰＡＲに共用させる方法としては、ＶＭＣＰ
の制御の下に時分割でハードウェア資源を割り当てる方
法、又はハードウェア資源を論理的に分割して各々のＬ
ＰＡＲに占有的に割り当てる方法、又は前述の二つの方
法を混在させて割り当てる方法等がある。
【０００４】次に、図１を用いて従来技術を説明する。
図１は、１台の実計算機上に３台のＬＰＡＲが生成さ
れ、それぞれ別のＬＰＡＲとして独立して動作出来る様
構成されている仮想計算機システムの例を示している。
図１に示す様に１台の実中央処理装置（以下、ＰＩＰと
いう）と１台の実記憶装置（以下、ＲＭＳという）とか
ら成る実計算機上に、１台の論理中央処理装置（以下、
ＬＩＰという）と１台の論理記憶装置（以下、ＬＭＳと
いう）とから成るＬＰＡＲが３システム構築されてい
る。ＰＩＰ上ではＶＭＣＰが走行し、それぞれのＬＰＡ
Ｒは、ＶＭＣＰの制御の下でそれぞれ独立に動作する。
それぞれのＬＰＡＲに属するＬＩＰの処理機能は、ＶＭ
ＣＰの制御の下でＰＩＰのハードウェア資源を時分割で
与えられる事に依り実現され、それぞれのＬＰＡＲに属
するＬＭＳの記憶機能は、ＶＭＣＰの制御の下でＲＭＳ
の記憶領域を論理的に分割して各々のＬＰＡＲに占有的
に割り当てる事に依り実現されるか又はＲＭＳ上に作成
される仮想記憶領域を論理的に分割して各々のＬＰＡＲ
に占有的に割り当てる事に依り実現されていた。
図１は、１台の実計算機上に３台のＬＰＡＲが生成さ
れ、それぞれ別のＬＰＡＲとして独立して動作出来る様
構成されている仮想計算機システムの例を示している。
図１に示す様に１台の実中央処理装置（以下、ＰＩＰと
いう）と１台の実記憶装置（以下、ＲＭＳという）とか
ら成る実計算機上に、１台の論理中央処理装置（以下、
ＬＩＰという）と１台の論理記憶装置（以下、ＬＭＳと
いう）とから成るＬＰＡＲが３システム構築されてい
る。ＰＩＰ上ではＶＭＣＰが走行し、それぞれのＬＰＡ
Ｒは、ＶＭＣＰの制御の下でそれぞれ独立に動作する。
それぞれのＬＰＡＲに属するＬＩＰの処理機能は、ＶＭ
ＣＰの制御の下でＰＩＰのハードウェア資源を時分割で
与えられる事に依り実現され、それぞれのＬＰＡＲに属
するＬＭＳの記憶機能は、ＶＭＣＰの制御の下でＲＭＳ
の記憶領域を論理的に分割して各々のＬＰＡＲに占有的
に割り当てる事に依り実現されるか又はＲＭＳ上に作成
される仮想記憶領域を論理的に分割して各々のＬＰＡＲ
に占有的に割り当てる事に依り実現されていた。
【０００５】図２は、ＰＩＰ，ＬＰＡＲ，ＬＩＰ，ＬＭ
Ｓ及びＲＭＳの関連を示した図である。図２に於いて、
ＰＩＰ２１０上で動作するＶＭＣＰが、ＰＩＰ２１０の
ハードウェア資源を時分割で、仮想計算機であるＬＰＡ
ＲＡ２２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３に
配分及び制御を行い、仮想計算機であるＬＰＡＲＡ２２
１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３は、論理中
央処理装置としてそれぞれＬＩＰＡ２３１，ＬＩＰＢ２
３２及びＬＩＰＣ２３３から構成される。ＬＩＰＡ２３
１，ＬＩＰＢ２３２及びＬＩＰＣ２３３は、それぞれ独
立に動作し、ＲＭＳ２４０を独立してアクセスする。Ｒ
ＭＳ２４０は３つの領域に論理的に分割され、それぞれ
ＬＰＡＲＡ２２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２
２３に対応して、ＬＰＡＲＡ領域２４１，ＬＰＡＲＢ領
域２４２及びＬＰＡＲＣ領域２４３から構成される。Ｒ
ＭＳ２４０を３つの領域に論理的に分割する際、ＶＭＣ
ＰからそれぞれのＬＰＡＲに対する記憶領域の起点アド
レスと記憶領域のサイズが与えられる。図２に於いて、
ＬＩＰＡ２３１はＬＰＡＲＡ領域２４１のみをアクセス
出来、ＬＩＰＢ２３２はＬＰＡＲＢ領域２４２のみをア
クセス出来、更に、ＬＩＰＣ２３３はＬＰＡＲＣ領域２
４３のみをアクセス出来る。ここで、ＬＰＡＲが実際に
割り当てられた該ＬＰＡＲ領域をアクセスするのは、該
ＬＰＡＲがオペレータに依ってアクティベーション（仮
想計算機を活性化することであり、Ｐｏｗｅｒ ｏｎと
同等である）され、該ＬＰＡＲ上で任意のソフトウェア
が動作している場合である。ＰＩＰ上で動作し各ＬＰＡ
Ｒを制御しているＶＭＣＰは、ＲＭＳ２４０の全領域を
アクセス出来る。
Ｓ及びＲＭＳの関連を示した図である。図２に於いて、
ＰＩＰ２１０上で動作するＶＭＣＰが、ＰＩＰ２１０の
ハードウェア資源を時分割で、仮想計算機であるＬＰＡ
ＲＡ２２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３に
配分及び制御を行い、仮想計算機であるＬＰＡＲＡ２２
１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２２３は、論理中
央処理装置としてそれぞれＬＩＰＡ２３１，ＬＩＰＢ２
３２及びＬＩＰＣ２３３から構成される。ＬＩＰＡ２３
１，ＬＩＰＢ２３２及びＬＩＰＣ２３３は、それぞれ独
立に動作し、ＲＭＳ２４０を独立してアクセスする。Ｒ
ＭＳ２４０は３つの領域に論理的に分割され、それぞれ
ＬＰＡＲＡ２２１，ＬＰＡＲＢ２２２及びＬＰＡＲＣ２
２３に対応して、ＬＰＡＲＡ領域２４１，ＬＰＡＲＢ領
域２４２及びＬＰＡＲＣ領域２４３から構成される。Ｒ
ＭＳ２４０を３つの領域に論理的に分割する際、ＶＭＣ
ＰからそれぞれのＬＰＡＲに対する記憶領域の起点アド
レスと記憶領域のサイズが与えられる。図２に於いて、
ＬＩＰＡ２３１はＬＰＡＲＡ領域２４１のみをアクセス
出来、ＬＩＰＢ２３２はＬＰＡＲＢ領域２４２のみをア
クセス出来、更に、ＬＩＰＣ２３３はＬＰＡＲＣ領域２
４３のみをアクセス出来る。ここで、ＬＰＡＲが実際に
割り当てられた該ＬＰＡＲ領域をアクセスするのは、該
ＬＰＡＲがオペレータに依ってアクティベーション（仮
想計算機を活性化することであり、Ｐｏｗｅｒ ｏｎと
同等である）され、該ＬＰＡＲ上で任意のソフトウェア
が動作している場合である。ＰＩＰ上で動作し各ＬＰＡ
Ｒを制御しているＶＭＣＰは、ＲＭＳ２４０の全領域を
アクセス出来る。
【０００６】次に、図３ａ及び図３ｂを用いて、ＲＭＳ
が複数のＬＰＡＲに依って論理分割される例を説明す
る。図３ａは、ＲＭＳを６つのＬＰＡＲで論理分割して
割り当てて使用している例である。６つのＬＰＡＲは、
ＬＰＡＲ１，ＬＰＡＲ２，ＬＰＡＲ３，ＬＰＡＲ４，Ｌ
ＰＡＲ５及びＬＰＡＲ６から成り、全てのＬＰＡＲがア
クティベーションされ、それぞれＲＭＳのＬＰＡＲ１領
域３０１，ＬＰＡＲ２領域３０２，ＬＰＡＲ３領域３０
３，ＬＰＡＲ４領域３０４，ＬＰＡＲ５領域３０５及び
ＬＰＡＲ６領域３０６を割り当てられ、それぞれのＬＰ
ＡＲから使用されている。ＬＰＡＲ６領域３０６はその
記憶領域起点（以下、ＳＴＲＯＲＧという）が’０’の
値を持ち、その記憶範囲（以下、ＳＴＲＥＸＴという）
が’α’の値を持つ。即ち、ＬＰＡＲ６領域３０６は、
ＲＭＳ内の記憶アドレス’０’から記憶アドレス’α−
１’の領域である。ＬＰＡＲ５領域３０５はそのＳＴＲ
ＯＲＧが’α’の値を持ち、そのＳＴＲＥＸＴが’β’
の値を持ち、ＬＰＡＲ５領域３０５は、ＲＭＳ内の記憶
アドレス’α’から記憶アドレス’β−１’の領域であ
る。同様に、ＬＰＡＲ４領域３０４，ＬＰＡＲ３領域３
０３，ＬＰＡＲ２領域３０２及びＬＰＡＲ１領域３０１
は、ＳＴＲＯＲＧの値としてそれぞれ、’α＋β’，’
α＋β＋γ’，’α＋β＋γ＋δ’及び’α＋β＋γ＋
δ＋ε’を持ち、ＳＴＲＥＸＴの値としてそれぞれ、’
γ’，’δ’，’ε’及び’ζ’を持つ。
が複数のＬＰＡＲに依って論理分割される例を説明す
る。図３ａは、ＲＭＳを６つのＬＰＡＲで論理分割して
割り当てて使用している例である。６つのＬＰＡＲは、
ＬＰＡＲ１，ＬＰＡＲ２，ＬＰＡＲ３，ＬＰＡＲ４，Ｌ
ＰＡＲ５及びＬＰＡＲ６から成り、全てのＬＰＡＲがア
クティベーションされ、それぞれＲＭＳのＬＰＡＲ１領
域３０１，ＬＰＡＲ２領域３０２，ＬＰＡＲ３領域３０
３，ＬＰＡＲ４領域３０４，ＬＰＡＲ５領域３０５及び
ＬＰＡＲ６領域３０６を割り当てられ、それぞれのＬＰ
ＡＲから使用されている。ＬＰＡＲ６領域３０６はその
記憶領域起点（以下、ＳＴＲＯＲＧという）が’０’の
値を持ち、その記憶範囲（以下、ＳＴＲＥＸＴという）
が’α’の値を持つ。即ち、ＬＰＡＲ６領域３０６は、
ＲＭＳ内の記憶アドレス’０’から記憶アドレス’α−
１’の領域である。ＬＰＡＲ５領域３０５はそのＳＴＲ
ＯＲＧが’α’の値を持ち、そのＳＴＲＥＸＴが’β’
の値を持ち、ＬＰＡＲ５領域３０５は、ＲＭＳ内の記憶
アドレス’α’から記憶アドレス’β−１’の領域であ
る。同様に、ＬＰＡＲ４領域３０４，ＬＰＡＲ３領域３
０３，ＬＰＡＲ２領域３０２及びＬＰＡＲ１領域３０１
は、ＳＴＲＯＲＧの値としてそれぞれ、’α＋β’，’
α＋β＋γ’，’α＋β＋γ＋δ’及び’α＋β＋γ＋
δ＋ε’を持ち、ＳＴＲＥＸＴの値としてそれぞれ、’
γ’，’δ’，’ε’及び’ζ’を持つ。
【０００７】図３ｂに、図３ａに示したＲＭＳを６つの
ＬＰＡＲで論理分割して使用している例から幾つかのＬ
ＰＡＲをデアクティベーションした例を示す。一旦全て
のＬＰＡＲをアクティベーションし、その後、６つのＬ
ＰＡＲのうちＬＰＡＲ１，ＬＰＡＲ３及びＬＰＡＲ５を
デアクティベーションし、ＬＰＡＲ２，ＬＰＡＲ４及び
ＬＰＡＲ６をアクティベーションしたままのＲＭＳ内の
領域の配置状況を示したのが図３ｂである。図３ｂに於
いて、ＬＰＡＲ２，ＬＰＡＲ４及びＬＰＡＲ６がアクテ
ィベーションされ、それぞれＲＭＳのＬＰＡＲ２領域３
０２，ＬＰＡＲ４領域３０４及びＬＰＡＲ６領域３０６
を割り当てられ、それぞれのＬＰＡＲから使用されてい
る。ＬＰＡＲ６はアクティベーションされているので、
ＬＰＡＲ６領域３０６はＳＴＲＯＲＧが’０’の値を持
ち、そのＳＴＲＥＸＴは’α’の値を持つ。即ち、ＲＭ
Ｓ内の記憶アドレス’０’から記憶アドレス’α−１’
の領域がＬＰＡＲ６領域３０６である。ＬＰＡＲ５はデ
アクティベーションされているので、ＲＭＳ内の記憶ア
ドレス’α’から記憶アドレス’α＋β−１’の領域は
未使用領域である。同様に、ＬＰＡＲ４及びＬＰＡＲ２
はアクティベーションされているので、ＬＰＡＲ４領域
３０４及びＬＰＡＲ２領域３０２は、ＳＴＲＯＲＧの値
としてそれぞれ、’α＋β’及び’α＋β＋γ＋δ’を
持ち、ＳＴＲＥＸＴの値としてそれぞれ、’γ’及び’
ε’を持つ。即ち、ＲＭＳ内の記憶アドレス’α＋β’
から記憶アドレス’α＋β＋γ−１’の領域がＬＰＡＲ
４領域３０４であり、記憶アドレス’α＋β＋γ＋δ’
から記憶アドレス’α＋β＋γ＋δ＋ε−１’の領域が
ＬＰＡＲ２領域３０２である。ＬＰＡＲ３及びＬＰＡＲ
１はデアクティベーションされているので、ＲＭＳ内の
記憶アドレス’α＋β＋γ’から記憶アドレス’α＋β
＋γ＋δ−１’及び記憶アドレス’α＋β＋γ＋δ＋
ε’から記憶アドレス’α＋β＋γ＋δ＋ε＋ζ−１’
の領域は未使用領域である。従って、本例でのＲＭＳ内
の空き領域の記憶容量は、’β’，’δ’及び’ζ’で
ある。ここで、次なる記憶容量が’η’を必要とするＬ
ＰＡＲ７をアクティベーションしようとする時、ＲＭＳ
内の空き領域の記憶容量’β’，’δ’又は’ζ’の何
れかが、記憶容量’η’より大きいか等しい場合にのみ
ＬＰＡＲ７をアクティベーション出来る。記憶容量’
β’，’δ’又は’ζ’の何れも、記憶容量’η’より
小さい場合には、ＬＰＡＲ７はアクティベーション出来
ない。例え、記憶容量’β’，’δ’又は’ζ’のうち
の２つ若しくは３つの和が、記憶容量’η’より大きい
か等しい場合でも、記憶容量’η’より大きいか等しい
連続した空き領域が存在しないのでＬＰＡＲ７はアクテ
ィベーション出来ない。以上述べた如く、従来技術に依
る各ＬＰＡＲに対するＲＭＳの論理分割割り当て方法で
は、ＲＭＳ内に新たにアクティベーションされるＬＰＡ
Ｒが必要とする空き領域が存在していても、その空き領
域が連続していなければ、該ＬＰＡＲが使用する記憶容
量を満足する未使用記憶容量が存在するのに使用出来
ず、該ＬＰＡＲをアクティベーション出来ないという問
題が存在しており、システムの操作上無視し得ない問題
であった。
ＬＰＡＲで論理分割して使用している例から幾つかのＬ
ＰＡＲをデアクティベーションした例を示す。一旦全て
のＬＰＡＲをアクティベーションし、その後、６つのＬ
ＰＡＲのうちＬＰＡＲ１，ＬＰＡＲ３及びＬＰＡＲ５を
デアクティベーションし、ＬＰＡＲ２，ＬＰＡＲ４及び
ＬＰＡＲ６をアクティベーションしたままのＲＭＳ内の
領域の配置状況を示したのが図３ｂである。図３ｂに於
いて、ＬＰＡＲ２，ＬＰＡＲ４及びＬＰＡＲ６がアクテ
ィベーションされ、それぞれＲＭＳのＬＰＡＲ２領域３
０２，ＬＰＡＲ４領域３０４及びＬＰＡＲ６領域３０６
を割り当てられ、それぞれのＬＰＡＲから使用されてい
る。ＬＰＡＲ６はアクティベーションされているので、
ＬＰＡＲ６領域３０６はＳＴＲＯＲＧが’０’の値を持
ち、そのＳＴＲＥＸＴは’α’の値を持つ。即ち、ＲＭ
Ｓ内の記憶アドレス’０’から記憶アドレス’α−１’
の領域がＬＰＡＲ６領域３０６である。ＬＰＡＲ５はデ
アクティベーションされているので、ＲＭＳ内の記憶ア
ドレス’α’から記憶アドレス’α＋β−１’の領域は
未使用領域である。同様に、ＬＰＡＲ４及びＬＰＡＲ２
はアクティベーションされているので、ＬＰＡＲ４領域
３０４及びＬＰＡＲ２領域３０２は、ＳＴＲＯＲＧの値
としてそれぞれ、’α＋β’及び’α＋β＋γ＋δ’を
持ち、ＳＴＲＥＸＴの値としてそれぞれ、’γ’及び’
ε’を持つ。即ち、ＲＭＳ内の記憶アドレス’α＋β’
から記憶アドレス’α＋β＋γ−１’の領域がＬＰＡＲ
４領域３０４であり、記憶アドレス’α＋β＋γ＋δ’
から記憶アドレス’α＋β＋γ＋δ＋ε−１’の領域が
ＬＰＡＲ２領域３０２である。ＬＰＡＲ３及びＬＰＡＲ
１はデアクティベーションされているので、ＲＭＳ内の
記憶アドレス’α＋β＋γ’から記憶アドレス’α＋β
＋γ＋δ−１’及び記憶アドレス’α＋β＋γ＋δ＋
ε’から記憶アドレス’α＋β＋γ＋δ＋ε＋ζ−１’
の領域は未使用領域である。従って、本例でのＲＭＳ内
の空き領域の記憶容量は、’β’，’δ’及び’ζ’で
ある。ここで、次なる記憶容量が’η’を必要とするＬ
ＰＡＲ７をアクティベーションしようとする時、ＲＭＳ
内の空き領域の記憶容量’β’，’δ’又は’ζ’の何
れかが、記憶容量’η’より大きいか等しい場合にのみ
ＬＰＡＲ７をアクティベーション出来る。記憶容量’
β’，’δ’又は’ζ’の何れも、記憶容量’η’より
小さい場合には、ＬＰＡＲ７はアクティベーション出来
ない。例え、記憶容量’β’，’δ’又は’ζ’のうち
の２つ若しくは３つの和が、記憶容量’η’より大きい
か等しい場合でも、記憶容量’η’より大きいか等しい
連続した空き領域が存在しないのでＬＰＡＲ７はアクテ
ィベーション出来ない。以上述べた如く、従来技術に依
る各ＬＰＡＲに対するＲＭＳの論理分割割り当て方法で
は、ＲＭＳ内に新たにアクティベーションされるＬＰＡ
Ｒが必要とする空き領域が存在していても、その空き領
域が連続していなければ、該ＬＰＡＲが使用する記憶容
量を満足する未使用記憶容量が存在するのに使用出来
ず、該ＬＰＡＲをアクティベーション出来ないという問
題が存在しており、システムの操作上無視し得ない問題
であった。
【０００８】上記の問題を解決する従来技術の１つとし
て、例えば、特開平２−３３６３９号公報「仮想計算機
システムにおける主記憶装置管理方式」がある。本従来
技術は、１つのＶＭに割り当てられた実主記憶装置上の
全領域の先頭アドレスを記憶する手段と分割されたＶＭ
内領域の境界アドレスを記憶する手段と、ＶＭ主記憶装
置上のあるアドレスが上記分割領域のどの領域に属する
かを判定する手段と、属すると判定された領域が割り当
てられている実主記憶装置上の領域の先頭アドレスに依
存する値を上記ＶＭ主記憶装置上のあるアドレスに加算
する事によりＶＭの仮想アドレス及びＶＭ主記憶装置上
のアドレスを実計算機の実アドレスに変換する手段を設
けている。これにより、実主記憶装置上の複数の不連続
領域を連続した１つの領域としてＶＭ主記憶装置を常駐
させる事が出来、ＶＭ主記憶装置が必要とする任意の不
定長のサイズの領域を実主記憶装置上に容易に高速に確
保する事が出来、それによって、ＶＭ上の仮想アドレス
及び実アドレスから実主記憶装置の実アドレスへの変換
を高速に行い、且つ稼動中のＶＭは停止する事無く実主
記憶装置を有効に複数の高速ＶＭに与える仮想計算機シ
ステムにおける主記憶装置管理方式を提供してる。
て、例えば、特開平２−３３６３９号公報「仮想計算機
システムにおける主記憶装置管理方式」がある。本従来
技術は、１つのＶＭに割り当てられた実主記憶装置上の
全領域の先頭アドレスを記憶する手段と分割されたＶＭ
内領域の境界アドレスを記憶する手段と、ＶＭ主記憶装
置上のあるアドレスが上記分割領域のどの領域に属する
かを判定する手段と、属すると判定された領域が割り当
てられている実主記憶装置上の領域の先頭アドレスに依
存する値を上記ＶＭ主記憶装置上のあるアドレスに加算
する事によりＶＭの仮想アドレス及びＶＭ主記憶装置上
のアドレスを実計算機の実アドレスに変換する手段を設
けている。これにより、実主記憶装置上の複数の不連続
領域を連続した１つの領域としてＶＭ主記憶装置を常駐
させる事が出来、ＶＭ主記憶装置が必要とする任意の不
定長のサイズの領域を実主記憶装置上に容易に高速に確
保する事が出来、それによって、ＶＭ上の仮想アドレス
及び実アドレスから実主記憶装置の実アドレスへの変換
を高速に行い、且つ稼動中のＶＭは停止する事無く実主
記憶装置を有効に複数の高速ＶＭに与える仮想計算機シ
ステムにおける主記憶装置管理方式を提供してる。
【０００９】以上の如く、特開平２−３３６３９号公報
の従来技術では、各ＬＰＡＲに対するＲＭＳの論理分割
割り当て方法でのＲＭＳ内に新たにアクティベーション
されるＬＰＡＲが必要とする空き領域が存在していて
も、その空き領域が連続していなければ、該ＬＰＡＲが
使用する記憶容量を満足する未使用記憶容量が存在する
のに使用出来ず、該ＬＰＡＲをアクティベーション出来
ないという問題は解決されるが、一旦、あるＬＰＡＲを
アクティベーションした後で、前記記憶装置内の分割さ
れたＲＭＳ領域内の非連続なアドレスを持つ複数の記憶
領域の位置及び容量を動的に変更する事は出来ないとい
う問題は、依然として残っている。この問題は、ＬＰＡ
Ｒ上で動作するＯＳからＬＭＳの一部をオフラインコマ
ンドを用いて切り離したり、又は、ＬＭＳの一部をオン
ラインコマンドを用いて接続したりする場合に、前記コ
マンドに同期してＲＭＳの任意の領域を、使用状態から
未使用状態にしたりあるいは未使用状態から使用状態に
する動的再構成が不可能である事を意味している。言い
替えれば、ＬＰＡＲ上で動作するＯＳからＬＭＳの一部
をオフラインコマンドを用いて切り離したり、又は、Ｌ
ＭＳの一部をオンラインコマンドを用いて接続したりす
る場合でも該ＬＰＡＲが使用する記憶容量を満足するＲ
ＭＳ領域を使用状態にしておかなければならないという
事であり、ＬＰＡＲ上で動作するＯＳからＬＭＳの一部
をオフラインコマンドを用いて切り離しても、指定され
たＬＭＳの一部が論理的に切り離されるのみで、対応す
るＲＭＳ領域は使用状態のままである。従って、特開平
２−３３６３９号公報に示される従来技術では、ＲＭＳ
の使用効率に無駄が生じるという問題が依然として存在
しており、システム資源の使用効率上無視し得ない問題
であった。
の従来技術では、各ＬＰＡＲに対するＲＭＳの論理分割
割り当て方法でのＲＭＳ内に新たにアクティベーション
されるＬＰＡＲが必要とする空き領域が存在していて
も、その空き領域が連続していなければ、該ＬＰＡＲが
使用する記憶容量を満足する未使用記憶容量が存在する
のに使用出来ず、該ＬＰＡＲをアクティベーション出来
ないという問題は解決されるが、一旦、あるＬＰＡＲを
アクティベーションした後で、前記記憶装置内の分割さ
れたＲＭＳ領域内の非連続なアドレスを持つ複数の記憶
領域の位置及び容量を動的に変更する事は出来ないとい
う問題は、依然として残っている。この問題は、ＬＰＡ
Ｒ上で動作するＯＳからＬＭＳの一部をオフラインコマ
ンドを用いて切り離したり、又は、ＬＭＳの一部をオン
ラインコマンドを用いて接続したりする場合に、前記コ
マンドに同期してＲＭＳの任意の領域を、使用状態から
未使用状態にしたりあるいは未使用状態から使用状態に
する動的再構成が不可能である事を意味している。言い
替えれば、ＬＰＡＲ上で動作するＯＳからＬＭＳの一部
をオフラインコマンドを用いて切り離したり、又は、Ｌ
ＭＳの一部をオンラインコマンドを用いて接続したりす
る場合でも該ＬＰＡＲが使用する記憶容量を満足するＲ
ＭＳ領域を使用状態にしておかなければならないという
事であり、ＬＰＡＲ上で動作するＯＳからＬＭＳの一部
をオフラインコマンドを用いて切り離しても、指定され
たＬＭＳの一部が論理的に切り離されるのみで、対応す
るＲＭＳ領域は使用状態のままである。従って、特開平
２−３３６３９号公報に示される従来技術では、ＲＭＳ
の使用効率に無駄が生じるという問題が依然として存在
しており、システム資源の使用効率上無視し得ない問題
であった。
【００１０】以上述べた如く、従来技術に依る各ＬＰＡ
Ｒに対するＲＭＳの論理分割割り当て方法では、ＬＰＡ
Ｒをアクティベーション後、記憶装置内の分割されたＲ
ＭＳ領域内の非連続なアドレスを持つ複数の記憶領域の
位置及び容量を動的に変更する事は出来ないという問題
が依然として残っていおり、この問題は、ＬＰＡＲ上で
動作するＯＳからＬＭＳの一部をオフラインコマンドを
用いて切り離しても、前記コマンドに同期してＲＭＳの
任意の領域を、使用状態から未使用状態にする動的再構
成が不可能であった。その結果、ＲＭＳ内に新たにアク
ティベーションしようとするＬＰＡＲが必要とする空き
領域を確保する際、該ＬＰＡＲが使用する記憶容量を満
足する使用していない記憶領域として扱える記憶領域が
存在するにも関わらず、該記憶領域は未使用状態として
は扱われず、使用状態として扱われる為、該ＬＰＡＲを
アクティベーション出来ないという問題が依然として存
在しており、システムの操作上無視し得ない問題であっ
た。
Ｒに対するＲＭＳの論理分割割り当て方法では、ＬＰＡ
Ｒをアクティベーション後、記憶装置内の分割されたＲ
ＭＳ領域内の非連続なアドレスを持つ複数の記憶領域の
位置及び容量を動的に変更する事は出来ないという問題
が依然として残っていおり、この問題は、ＬＰＡＲ上で
動作するＯＳからＬＭＳの一部をオフラインコマンドを
用いて切り離しても、前記コマンドに同期してＲＭＳの
任意の領域を、使用状態から未使用状態にする動的再構
成が不可能であった。その結果、ＲＭＳ内に新たにアク
ティベーションしようとするＬＰＡＲが必要とする空き
領域を確保する際、該ＬＰＡＲが使用する記憶容量を満
足する使用していない記憶領域として扱える記憶領域が
存在するにも関わらず、該記憶領域は未使用状態として
は扱われず、使用状態として扱われる為、該ＬＰＡＲを
アクティベーション出来ないという問題が依然として存
在しており、システムの操作上無視し得ない問題であっ
た。
【００１１】上記の問題を解決する従来技術の１つとし
て、本発明者が既に特願平６−２３７１５号で提案した
以下に示す技術がある。以下、該本従来技術に依る記憶
装置の領域再構成制御方式の記憶領域割り当て方法を図
面を用いて説明する。図４は、図３ｂに示したＲＭＳの
非連続な空き領域に、記憶容量’η’の指定をされたＬ
ＰＡＲ７をアクティベーションし、ＬＰＡＲ７が必要と
する連続した記憶容量’η’を、ＲＭＳ内の非連続な３
つの空き記憶領域に割り当てた例を示した図である。こ
の場合の３つの空き記憶領域とは、記憶アドレス’α’
から記憶アドレス’α＋β−１’の領域，記憶アドレ
ス’α＋β＋γ’から記憶アドレス’α＋β＋γ＋δ−
１’及び記憶アドレス’α＋β＋γ＋δ＋ε’から記憶
アドレス’α＋β＋γ＋δ＋ε＋ζ−１’の領域であ
る。従って、本例でのＲＭＳ内の空き領域の記憶容量
は、’β’，’δ’及び’ζ’である。ここで、記憶容
量’η’の値が、記憶容量’β’，’δ’及び’ζ’の
値を加えた値に等しい場合を例示すると、ＬＰＡＲ７が
必要とする連続した記憶容量’η’を持つＬＭＳ４００
は、記憶容量’β’である記憶領域ＬＭＳ４１３，記憶
容量’δ’である記憶領域ＬＭＳ４１２及び記憶容量’
ζ’である記憶領域ＬＭＳ４１１に分割され、それぞれ
前記のＲＭＳ内の空き領域の記憶容量’β’である記憶
領域ＲＭＳ４２５，記憶容量’δ’である記憶領域ＲＭ
Ｓ４２３及び記憶容量’ζ’である記憶領域ＲＭＳ４２
１に割り当てられる。即ち、ＬＰＡＲ７が必要とする連
続した記憶容量’η’を持つＬＭＳ４００は、記憶領域
ＲＭＳ４２５，記憶領域ＲＭＳ４２３及び記憶領域ＲＭ
Ｓ４２１の非連続な記憶領域に分割されて割り当てられ
る。記憶容量’η’の指定をされたＬＰＡＲ７をアクテ
ィベーションする際、記憶容量’η’の一部のみを使用
するか又はアクティベーションの後で、記憶容量’η’
の一部をオフラインする時、記憶容量’ζ’又は記憶容
量’δ’及び’ζ’の値は’０’として扱われる。記憶
容量の値の’０’は、該当する記憶領域が未割り当てで
ある事を示す。
て、本発明者が既に特願平６−２３７１５号で提案した
以下に示す技術がある。以下、該本従来技術に依る記憶
装置の領域再構成制御方式の記憶領域割り当て方法を図
面を用いて説明する。図４は、図３ｂに示したＲＭＳの
非連続な空き領域に、記憶容量’η’の指定をされたＬ
ＰＡＲ７をアクティベーションし、ＬＰＡＲ７が必要と
する連続した記憶容量’η’を、ＲＭＳ内の非連続な３
つの空き記憶領域に割り当てた例を示した図である。こ
の場合の３つの空き記憶領域とは、記憶アドレス’α’
から記憶アドレス’α＋β−１’の領域，記憶アドレ
ス’α＋β＋γ’から記憶アドレス’α＋β＋γ＋δ−
１’及び記憶アドレス’α＋β＋γ＋δ＋ε’から記憶
アドレス’α＋β＋γ＋δ＋ε＋ζ−１’の領域であ
る。従って、本例でのＲＭＳ内の空き領域の記憶容量
は、’β’，’δ’及び’ζ’である。ここで、記憶容
量’η’の値が、記憶容量’β’，’δ’及び’ζ’の
値を加えた値に等しい場合を例示すると、ＬＰＡＲ７が
必要とする連続した記憶容量’η’を持つＬＭＳ４００
は、記憶容量’β’である記憶領域ＬＭＳ４１３，記憶
容量’δ’である記憶領域ＬＭＳ４１２及び記憶容量’
ζ’である記憶領域ＬＭＳ４１１に分割され、それぞれ
前記のＲＭＳ内の空き領域の記憶容量’β’である記憶
領域ＲＭＳ４２５，記憶容量’δ’である記憶領域ＲＭ
Ｓ４２３及び記憶容量’ζ’である記憶領域ＲＭＳ４２
１に割り当てられる。即ち、ＬＰＡＲ７が必要とする連
続した記憶容量’η’を持つＬＭＳ４００は、記憶領域
ＲＭＳ４２５，記憶領域ＲＭＳ４２３及び記憶領域ＲＭ
Ｓ４２１の非連続な記憶領域に分割されて割り当てられ
る。記憶容量’η’の指定をされたＬＰＡＲ７をアクテ
ィベーションする際、記憶容量’η’の一部のみを使用
するか又はアクティベーションの後で、記憶容量’η’
の一部をオフラインする時、記憶容量’ζ’又は記憶容
量’δ’及び’ζ’の値は’０’として扱われる。記憶
容量の値の’０’は、該当する記憶領域が未割り当てで
ある事を示す。
【００１２】次に、図５を用いて、従来技術であるとこ
ろの、連続したＬＭＳの記憶領域を非連続なＲＭＳの記
憶領域に分割して割り当てた場合に、連続したＬＭＳの
記憶領域に対する記憶装置アクセスが、非連続なＲＭＳ
の記憶領域に対する記憶装置アクセスに変換される手順
の従来技術を説明する。図５は、連続したＬＭＳの記憶
領域に対する記憶装置アクセスが非連続なＲＭＳの記憶
領域に対する記憶装置アクセスに変換される手順の概略
を示したフローチャートである。 ステップ５０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、連続したＬＭＳの記
憶領域に対応した記憶装置アドレスを伴って発行され
る。この時、該ＬＰＡＲが必要とする連続した記憶領域
は、ＲＭＳの非連続な記憶領域に、既に分割され割り当
てられており、ＲＭＳの３つの空き記憶領域の３つのＳ
ＴＲＯＲＧである記憶アドレス’α’（以下、ＳＴＲＯ
ＲＧ１という），記憶アドレス’α＋β＋γ’（以下、
ＳＴＲＯＲＧ２という）及び記憶アドレス’α＋β＋γ
＋δ＋ε’（以下、ＳＴＲＯＲＧ３という）そしてＲＭ
Ｓの３つの空き記憶領域の３つのＳＴＲＥＸＴである記
憶容量’β’（以下、ＳＴＲＥＸＴ１という），記憶容
量’δ’（以下、ＳＴＲＥＸＴ２という）及び記憶容
量’ζ’（以下、ＳＴＲＥＸＴ３という）はＰＩＰのハ
ードウェア論理に予め格納され、保持されている。記憶
容量’η’の指定をされたＬＰＡＲ７をアクティベーシ
ョンする際、記憶容量’η’の一部のみを使用するか又
はアクティベーションの後で、記憶容量’η’の一部を
オフラインする時、ＳＴＲＥＸＴ３の値又はＳＴＲＥＸ
Ｔ２及びＳＴＲＥＸＴ３の値は’０’として扱われる。
ＳＴＲＥＸＴの値の’０’は、該当する記憶領域が未割
り当てである事を示す。 ステップ５０２ ： 連続したＬＭＳの記憶領域に対応
した記憶装置アドレスの値からＳＴＲＯＲＧ１，ＳＴＲ
ＯＲＧ２又はＳＴＲＯＲＧ３の何れかが選択される。 ステップ５０３ ： ステップ５０２で選択されたＳＴ
ＲＯＲＧ１，ＳＴＲＯＲＧ２又はＳＴＲＯＲＧ３の何れ
かが、該ＬＭＳの記憶領域に対応した記憶装置アドレス
に加算される。この加算結果がＲＭＳの記憶装置アドレ
スである。該ＬＭＳの記憶領域に対応した記憶装置アド
レスにＳＴＲＯＲＧ１，ＳＴＲＯＲＧ２又はＳＴＲＯＲ
Ｇ３の何れを加算するかで、ＲＭＳの非連続な記憶領域
の１つが指定される。 ステップ５０４ ： ステップ５０３で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳをアクセスする。
以上、連続したＬＭＳの記憶領域に対する記憶装置アク
セスが、非連続なＲＭＳの記憶領域に対する記憶装置ア
クセスに変換される従来技術の手順の概略を説明した
が、以下にその変換過程の詳細を図６及び図７を用いて
説明する。
ろの、連続したＬＭＳの記憶領域を非連続なＲＭＳの記
憶領域に分割して割り当てた場合に、連続したＬＭＳの
記憶領域に対する記憶装置アクセスが、非連続なＲＭＳ
の記憶領域に対する記憶装置アクセスに変換される手順
の従来技術を説明する。図５は、連続したＬＭＳの記憶
領域に対する記憶装置アクセスが非連続なＲＭＳの記憶
領域に対する記憶装置アクセスに変換される手順の概略
を示したフローチャートである。 ステップ５０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、連続したＬＭＳの記
憶領域に対応した記憶装置アドレスを伴って発行され
る。この時、該ＬＰＡＲが必要とする連続した記憶領域
は、ＲＭＳの非連続な記憶領域に、既に分割され割り当
てられており、ＲＭＳの３つの空き記憶領域の３つのＳ
ＴＲＯＲＧである記憶アドレス’α’（以下、ＳＴＲＯ
ＲＧ１という），記憶アドレス’α＋β＋γ’（以下、
ＳＴＲＯＲＧ２という）及び記憶アドレス’α＋β＋γ
＋δ＋ε’（以下、ＳＴＲＯＲＧ３という）そしてＲＭ
Ｓの３つの空き記憶領域の３つのＳＴＲＥＸＴである記
憶容量’β’（以下、ＳＴＲＥＸＴ１という），記憶容
量’δ’（以下、ＳＴＲＥＸＴ２という）及び記憶容
量’ζ’（以下、ＳＴＲＥＸＴ３という）はＰＩＰのハ
ードウェア論理に予め格納され、保持されている。記憶
容量’η’の指定をされたＬＰＡＲ７をアクティベーシ
ョンする際、記憶容量’η’の一部のみを使用するか又
はアクティベーションの後で、記憶容量’η’の一部を
オフラインする時、ＳＴＲＥＸＴ３の値又はＳＴＲＥＸ
Ｔ２及びＳＴＲＥＸＴ３の値は’０’として扱われる。
ＳＴＲＥＸＴの値の’０’は、該当する記憶領域が未割
り当てである事を示す。 ステップ５０２ ： 連続したＬＭＳの記憶領域に対応
した記憶装置アドレスの値からＳＴＲＯＲＧ１，ＳＴＲ
ＯＲＧ２又はＳＴＲＯＲＧ３の何れかが選択される。 ステップ５０３ ： ステップ５０２で選択されたＳＴ
ＲＯＲＧ１，ＳＴＲＯＲＧ２又はＳＴＲＯＲＧ３の何れ
かが、該ＬＭＳの記憶領域に対応した記憶装置アドレス
に加算される。この加算結果がＲＭＳの記憶装置アドレ
スである。該ＬＭＳの記憶領域に対応した記憶装置アド
レスにＳＴＲＯＲＧ１，ＳＴＲＯＲＧ２又はＳＴＲＯＲ
Ｇ３の何れを加算するかで、ＲＭＳの非連続な記憶領域
の１つが指定される。 ステップ５０４ ： ステップ５０３で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳをアクセスする。
以上、連続したＬＭＳの記憶領域に対する記憶装置アク
セスが、非連続なＲＭＳの記憶領域に対する記憶装置ア
クセスに変換される従来技術の手順の概略を説明した
が、以下にその変換過程の詳細を図６及び図７を用いて
説明する。
【００１３】図６は、連続したＬＭＳの記憶領域に対す
る記憶装置アクセスが非連続なＲＭＳの記憶領域に対す
る記憶装置アクセスに変換される従来技術の手順の詳細
なフローチャートであり、図７は、図６に示した変換手
順を実現する上で使用される従来技術のハードウェアの
詳細を示す論理ブロック図である。図７に於いて、連続
したＬＭＳの記憶領域に対応した記憶装置アドレスは、
信号線７５１から入力され、信号線７５１は、加算器Ａ
７０１，加算器Ｄ７０４及び加算器Ｅ７０５に接続され
ている。ＳＴＲＯＲＧ１は、信号線７６１から入力さ
れ、信号線７６１は、加算器Ａ７０１及び加算器Ｂ７０
２に接続されている。ＳＴＲＯＲＧ２は、信号線７６２
から入力され、信号線７６２は、減算器Ａ７１１及び加
算器Ｃ７０３に接続されている。ＳＴＲＯＲＧ３は、信
号線７６３から入力され、信号線７６３は、加算器Ｅ７
０５及び加算器Ｆ７０６に接続されている。ＳＴＲＥＸ
Ｔ１は、信号線７７１から入力され、信号線７７１は、
加算器Ｂ７０２，減算器Ａ７１１及び加算器Ｆ７０６に
接続されている。ＳＴＲＥＸＴ２は、信号線７７２から
入力され、信号線７７２は、ゼロ検出器Ａ７３１，加算
器Ｃ７０３及び加算器Ｆ７０６に接続されている。ＳＴ
ＲＥＸＴ３は、信号線７７３から入力され、信号線７７
３は、ゼロ検出器Ｂ７３２及び加算器Ｇ７０７に接続さ
れている。加算器Ａ７０１は、信号線７５１から入力さ
れる連続したＬＭＳの記憶領域に対応した記憶装置アド
レスと信号線７６１から入力されるＳＴＲＯＲＧ１との
加算を行いその結果を信号線７８１に出力する加算器で
あり、信号線７８１を介して比較器Ａ７２１及びセレク
タ７４１に接続されている。加算器Ｂ７０２は、信号線
７６１から入力されるＳＴＲＯＲＧ１と信号線７７１か
ら入力されるＳＴＲＥＸＴ１との加算を行いその結果を
信号線７Ａ１に出力する加算器であり、信号線７Ａ１を
介して比較器Ａ７２１に接続されている。比較器Ａ７２
１は、信号線７８１を介して送られて来る加算器Ａ７０
１の出力と信号線７Ａ１を介して送られて来る加算器Ｂ
７０２の出力とを比較し、その結果を信号線７９１に出
力する比較器である。比較器Ａ７２１の出力である信号
線７９１は、セレクタ７４１及びゼロ検出器Ａ７３１に
接続されている。ゼロ検出器Ａ７３１は、信号線７９１
を介して送られて来る比較器Ａ７２１の比較結果を検出
の条件とし、信号線７７２を介して送られて来るＳＴＲ
ＥＸＴ２の値がゼロであるか否かを検出するゼロ検出器
であり、検出結果を信号線７Ｂ１に出力する。減算器Ａ
７１１は、信号線７６２を介して送られて来るＳＴＲＯ
ＲＧ２から信号線７７１を介して送られて来るＳＴＲＥ
ＸＴ１を減算し、その結果を信号線７Ａ２に出力する減
算器であり、信号線７Ａ２を介して加算器Ｄ７０４に接
続されている。加算器Ｃ７０３は、信号線７６２を介し
て送られて来るＳＴＲＯＲＧ２と信号線７７２を介して
送られて来るＳＴＲＥＸＴ２との加算を行いその結果を
信号線７Ａ３に出力する加算器であり、信号線７Ａ３を
介して比較器Ｂ７２２に接続されている。加算器Ｄ７０
４は、信号線７５１を介して送られて来る連続したＬＭ
Ｓの記憶領域に対応した記憶装置アドレスと信号線７Ａ
２を介して送られて来る減算器Ａ７１１の出力結果との
加算を行いその結果を信号線７８２に出力する加算器で
あり、信号線７８２を介してセレクタ７４１及び比較器
Ｂ７２２に接続されている。比較器Ｂ７２２は、信号線
７８２を介して送られて来る加算器Ｄ７０４の出力と信
号線７Ａ３を介して送られて来る加算器Ｃ７０３の出力
とを比較し、その結果を信号線７９２に出力する比較器
である。比較器Ｂ７２２の出力である信号線７９２は、
セレクタ７４１及びゼロ検出器Ｂ７３２に接続されてい
る。ゼロ検出器Ｂ７３２は、信号線７９２を介して送ら
れて来る比較器Ｂ７２２の比較結果を検出の条件とし、
信号線７７３を介して送られて来るＳＴＲＥＸＴ３の値
がゼロであるか否かを検出するゼロ検出器であり、検出
結果を信号線７Ｂ２に出力する。加算器Ｅ７０５は、信
号線７５１から入力される連続したＬＭＳの記憶領域に
対応した記憶装置アドレスと信号線７６３から入力され
るＳＴＲＯＲＧ３との加算を行いその結果を信号線７Ａ
４に出力する加算器であり、信号線７Ａ４を介して減算
器Ｂ７１２に接続されている。加算器Ｆ７０６は、信号
線７７１を介して送られて来るＳＴＲＥＸＴ１と信号線
７７２を介して送られて来るＳＴＲＥＸＴ２との加算を
行いその結果を信号線７Ａ５に出力する加算器であり、
信号線７Ａ５を介して減算器Ｂ７１２に接続されてい
る。減算器Ｂ７１２は、信号線７Ａ４を介して送られて
来る加算器Ｅ７０５の出力から信号線７Ａ５を介して送
られて来る加算器Ｆ７０６の出力を減算し、その結果を
信号線７８３に出力する減算器である。減算器Ｂ７１２
の出力である信号線７８３は、セレクタ７４１および比
較器Ｃ７２３に接続されている。加算器Ｇ７０７は、信
号線７６３を介して送られて来るＳＴＲＯＲＧ３と信号
線７７３を介して送られて来るＳＴＲＥＸＴ３との加算
を行いその結果を信号線７Ａ６に出力する加算器であ
り、信号線７Ａ６を介して比較器Ｃ７２３に接続されて
いる。比較器Ｃ７２３は、信号線７８３を介して送られ
て来る減算器Ｂ７１２の出力と信号線７Ａ６を介して送
られて来る加算器Ｇ７０７の出力とを比較し、その結果
を信号線７９３に出力する比較器である。比較器Ｃ７２
３の出力である信号線７９３は、セレクタ７４１に接続
されている。セレクタ７４１は、比較器Ａ７２１の出力
である信号線７９１，比較器Ｂ７２２の出力である信号
線７９２及び比較器Ｃ７２３の出力である信号線７９３
を選択条件の入力として、加算器Ａ７０１の出力である
信号線７８１，加算器Ｄ７０４の出力である信号線７８
２または減算器Ｂ７１２の出力である信号線７８３の何
れかを選択して信号線７Ｃ０に出力するセレクタであ
る。信号線７Ｃ０に出力されるデータがＲＭＳをアクセ
スする際に使用される記憶装置アドレスである。以上、
連続したＬＭＳの記憶領域に対する記憶装置アクセスが
非連続なＲＭＳの記憶領域に対する記憶装置アクセスに
変換される手順を実現する上で使用される従来技術であ
るハードウェアの詳細な論理構成を説明したが、以下に
その変換過程の詳細を図６及び図７を用いて説明する。
る記憶装置アクセスが非連続なＲＭＳの記憶領域に対す
る記憶装置アクセスに変換される従来技術の手順の詳細
なフローチャートであり、図７は、図６に示した変換手
順を実現する上で使用される従来技術のハードウェアの
詳細を示す論理ブロック図である。図７に於いて、連続
したＬＭＳの記憶領域に対応した記憶装置アドレスは、
信号線７５１から入力され、信号線７５１は、加算器Ａ
７０１，加算器Ｄ７０４及び加算器Ｅ７０５に接続され
ている。ＳＴＲＯＲＧ１は、信号線７６１から入力さ
れ、信号線７６１は、加算器Ａ７０１及び加算器Ｂ７０
２に接続されている。ＳＴＲＯＲＧ２は、信号線７６２
から入力され、信号線７６２は、減算器Ａ７１１及び加
算器Ｃ７０３に接続されている。ＳＴＲＯＲＧ３は、信
号線７６３から入力され、信号線７６３は、加算器Ｅ７
０５及び加算器Ｆ７０６に接続されている。ＳＴＲＥＸ
Ｔ１は、信号線７７１から入力され、信号線７７１は、
加算器Ｂ７０２，減算器Ａ７１１及び加算器Ｆ７０６に
接続されている。ＳＴＲＥＸＴ２は、信号線７７２から
入力され、信号線７７２は、ゼロ検出器Ａ７３１，加算
器Ｃ７０３及び加算器Ｆ７０６に接続されている。ＳＴ
ＲＥＸＴ３は、信号線７７３から入力され、信号線７７
３は、ゼロ検出器Ｂ７３２及び加算器Ｇ７０７に接続さ
れている。加算器Ａ７０１は、信号線７５１から入力さ
れる連続したＬＭＳの記憶領域に対応した記憶装置アド
レスと信号線７６１から入力されるＳＴＲＯＲＧ１との
加算を行いその結果を信号線７８１に出力する加算器で
あり、信号線７８１を介して比較器Ａ７２１及びセレク
タ７４１に接続されている。加算器Ｂ７０２は、信号線
７６１から入力されるＳＴＲＯＲＧ１と信号線７７１か
ら入力されるＳＴＲＥＸＴ１との加算を行いその結果を
信号線７Ａ１に出力する加算器であり、信号線７Ａ１を
介して比較器Ａ７２１に接続されている。比較器Ａ７２
１は、信号線７８１を介して送られて来る加算器Ａ７０
１の出力と信号線７Ａ１を介して送られて来る加算器Ｂ
７０２の出力とを比較し、その結果を信号線７９１に出
力する比較器である。比較器Ａ７２１の出力である信号
線７９１は、セレクタ７４１及びゼロ検出器Ａ７３１に
接続されている。ゼロ検出器Ａ７３１は、信号線７９１
を介して送られて来る比較器Ａ７２１の比較結果を検出
の条件とし、信号線７７２を介して送られて来るＳＴＲ
ＥＸＴ２の値がゼロであるか否かを検出するゼロ検出器
であり、検出結果を信号線７Ｂ１に出力する。減算器Ａ
７１１は、信号線７６２を介して送られて来るＳＴＲＯ
ＲＧ２から信号線７７１を介して送られて来るＳＴＲＥ
ＸＴ１を減算し、その結果を信号線７Ａ２に出力する減
算器であり、信号線７Ａ２を介して加算器Ｄ７０４に接
続されている。加算器Ｃ７０３は、信号線７６２を介し
て送られて来るＳＴＲＯＲＧ２と信号線７７２を介して
送られて来るＳＴＲＥＸＴ２との加算を行いその結果を
信号線７Ａ３に出力する加算器であり、信号線７Ａ３を
介して比較器Ｂ７２２に接続されている。加算器Ｄ７０
４は、信号線７５１を介して送られて来る連続したＬＭ
Ｓの記憶領域に対応した記憶装置アドレスと信号線７Ａ
２を介して送られて来る減算器Ａ７１１の出力結果との
加算を行いその結果を信号線７８２に出力する加算器で
あり、信号線７８２を介してセレクタ７４１及び比較器
Ｂ７２２に接続されている。比較器Ｂ７２２は、信号線
７８２を介して送られて来る加算器Ｄ７０４の出力と信
号線７Ａ３を介して送られて来る加算器Ｃ７０３の出力
とを比較し、その結果を信号線７９２に出力する比較器
である。比較器Ｂ７２２の出力である信号線７９２は、
セレクタ７４１及びゼロ検出器Ｂ７３２に接続されてい
る。ゼロ検出器Ｂ７３２は、信号線７９２を介して送ら
れて来る比較器Ｂ７２２の比較結果を検出の条件とし、
信号線７７３を介して送られて来るＳＴＲＥＸＴ３の値
がゼロであるか否かを検出するゼロ検出器であり、検出
結果を信号線７Ｂ２に出力する。加算器Ｅ７０５は、信
号線７５１から入力される連続したＬＭＳの記憶領域に
対応した記憶装置アドレスと信号線７６３から入力され
るＳＴＲＯＲＧ３との加算を行いその結果を信号線７Ａ
４に出力する加算器であり、信号線７Ａ４を介して減算
器Ｂ７１２に接続されている。加算器Ｆ７０６は、信号
線７７１を介して送られて来るＳＴＲＥＸＴ１と信号線
７７２を介して送られて来るＳＴＲＥＸＴ２との加算を
行いその結果を信号線７Ａ５に出力する加算器であり、
信号線７Ａ５を介して減算器Ｂ７１２に接続されてい
る。減算器Ｂ７１２は、信号線７Ａ４を介して送られて
来る加算器Ｅ７０５の出力から信号線７Ａ５を介して送
られて来る加算器Ｆ７０６の出力を減算し、その結果を
信号線７８３に出力する減算器である。減算器Ｂ７１２
の出力である信号線７８３は、セレクタ７４１および比
較器Ｃ７２３に接続されている。加算器Ｇ７０７は、信
号線７６３を介して送られて来るＳＴＲＯＲＧ３と信号
線７７３を介して送られて来るＳＴＲＥＸＴ３との加算
を行いその結果を信号線７Ａ６に出力する加算器であ
り、信号線７Ａ６を介して比較器Ｃ７２３に接続されて
いる。比較器Ｃ７２３は、信号線７８３を介して送られ
て来る減算器Ｂ７１２の出力と信号線７Ａ６を介して送
られて来る加算器Ｇ７０７の出力とを比較し、その結果
を信号線７９３に出力する比較器である。比較器Ｃ７２
３の出力である信号線７９３は、セレクタ７４１に接続
されている。セレクタ７４１は、比較器Ａ７２１の出力
である信号線７９１，比較器Ｂ７２２の出力である信号
線７９２及び比較器Ｃ７２３の出力である信号線７９３
を選択条件の入力として、加算器Ａ７０１の出力である
信号線７８１，加算器Ｄ７０４の出力である信号線７８
２または減算器Ｂ７１２の出力である信号線７８３の何
れかを選択して信号線７Ｃ０に出力するセレクタであ
る。信号線７Ｃ０に出力されるデータがＲＭＳをアクセ
スする際に使用される記憶装置アドレスである。以上、
連続したＬＭＳの記憶領域に対する記憶装置アクセスが
非連続なＲＭＳの記憶領域に対する記憶装置アクセスに
変換される手順を実現する上で使用される従来技術であ
るハードウェアの詳細な論理構成を説明したが、以下に
その変換過程の詳細を図６及び図７を用いて説明する。
【００１４】図６に於いて、前記の連続したＬＭＳの記
憶領域に対する記憶装置アクセスが非連続なＲＭＳの記
憶領域に対する記憶装置アクセスに変換される手順は、
ステップ６０１からステップ６１１から構成される。以
下、各ステップ毎に変換処理手順を説明する。 ステップ６０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、連続したＬＭＳの記
憶領域に対応した記憶装置アドレス（以下、ＬＭＳＡＤ
Ｒという）を伴って発行される。ＬＭＳＡＤＲは、信号
線７５１を介して入力される。この時、該ＬＰＡＲが必
要とする連続した記憶領域は、ＲＭＳの非連続な記憶領
域に、既に分割され割り当てられており、ＲＭＳの３つ
の空き記憶領域の３つのＳＴＲＯＲＧであるＳＴＲＯＲ
Ｇ１，ＳＴＲＯＲＧ２及びＳＴＲＯＲＧ３そしてＲＭＳ
の３つの空き記憶領域の３つのＳＴＲＥＸＴであるＳＴ
ＲＥＸＴ１，ＳＴＲＥＸＴ２及びＳＴＲＥＸＴ３はＰＩ
Ｐのハードウェア論理に予め格納されている。該ＬＰＡ
Ｒをアクティベーションする際、指定記憶容量の一部の
みを使用するかまたはアクティベーションの後で、指定
記憶容量の一部をオフラインする時、ＳＴＲＥＸＴ３の
値またはＳＴＲＥＸＴ２及びＳＴＲＥＸＴ３の値は’
０’として扱われる。ＳＴＲＥＸＴの値の’０’は、該
当する記憶領域が未割り当てである事を示す。
憶領域に対する記憶装置アクセスが非連続なＲＭＳの記
憶領域に対する記憶装置アクセスに変換される手順は、
ステップ６０１からステップ６１１から構成される。以
下、各ステップ毎に変換処理手順を説明する。 ステップ６０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、連続したＬＭＳの記
憶領域に対応した記憶装置アドレス（以下、ＬＭＳＡＤ
Ｒという）を伴って発行される。ＬＭＳＡＤＲは、信号
線７５１を介して入力される。この時、該ＬＰＡＲが必
要とする連続した記憶領域は、ＲＭＳの非連続な記憶領
域に、既に分割され割り当てられており、ＲＭＳの３つ
の空き記憶領域の３つのＳＴＲＯＲＧであるＳＴＲＯＲ
Ｇ１，ＳＴＲＯＲＧ２及びＳＴＲＯＲＧ３そしてＲＭＳ
の３つの空き記憶領域の３つのＳＴＲＥＸＴであるＳＴ
ＲＥＸＴ１，ＳＴＲＥＸＴ２及びＳＴＲＥＸＴ３はＰＩ
Ｐのハードウェア論理に予め格納されている。該ＬＰＡ
Ｒをアクティベーションする際、指定記憶容量の一部の
みを使用するかまたはアクティベーションの後で、指定
記憶容量の一部をオフラインする時、ＳＴＲＥＸＴ３の
値またはＳＴＲＥＸＴ２及びＳＴＲＥＸＴ３の値は’
０’として扱われる。ＳＴＲＥＸＴの値の’０’は、該
当する記憶領域が未割り当てである事を示す。
【００１５】ステップ６０２ ： ＲＭＳの記憶領域に
対応した記憶装置アドレス（以下、ＲＭＳＡＤＲとい
う）を求める為、ＬＭＳＡＤＲとＳＴＲＯＲＧ１との加
算を行い、この加算結果を仮にＲＭＳＡＤＲと見做す。
図７に於いては、加算器Ａ７０１で、信号線７５１から
入力されるＬＭＳＡＤＲと信号線７６１から入力される
ＳＴＲＯＲＧ１との加算を行いその結果をＲＭＳＡＤＲ
として信号線７８１に出力する。 ステップ６０３ ： ステップ６０２で得られたＲＭＳ
ＡＤＲの値とＳＴＲＯＲＧ１とＳＴＲＥＸＴ１を加えた
結果値（ＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の値）とを比
較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ１＋ＳＴＲＥ
ＸＴ１の値より大きいか等しい場合はステップ６０４に
行き、小さい場合には、ステップ６１０に行く。図７に
於いては、加算器Ｂ７０２で、信号線７６１から入力さ
れるＳＴＲＯＲＧ１と信号線７７１から入力されるＳＴ
ＲＥＸＴ１との加算を行いその結果を信号線７Ａ１に出
力する。更に、比較器Ａ７２１で、信号線７８１を介し
て送られて来る加算器Ａ７０１の出力と信号線７Ａ１を
介して送られて来る加算器Ｂ７０２の出力とを比較し、
その結果を信号線７９１に出力する。信号線７９１の出
力は、セレクタ７４１に送出される。
対応した記憶装置アドレス（以下、ＲＭＳＡＤＲとい
う）を求める為、ＬＭＳＡＤＲとＳＴＲＯＲＧ１との加
算を行い、この加算結果を仮にＲＭＳＡＤＲと見做す。
図７に於いては、加算器Ａ７０１で、信号線７５１から
入力されるＬＭＳＡＤＲと信号線７６１から入力される
ＳＴＲＯＲＧ１との加算を行いその結果をＲＭＳＡＤＲ
として信号線７８１に出力する。 ステップ６０３ ： ステップ６０２で得られたＲＭＳ
ＡＤＲの値とＳＴＲＯＲＧ１とＳＴＲＥＸＴ１を加えた
結果値（ＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の値）とを比
較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ１＋ＳＴＲＥ
ＸＴ１の値より大きいか等しい場合はステップ６０４に
行き、小さい場合には、ステップ６１０に行く。図７に
於いては、加算器Ｂ７０２で、信号線７６１から入力さ
れるＳＴＲＯＲＧ１と信号線７７１から入力されるＳＴ
ＲＥＸＴ１との加算を行いその結果を信号線７Ａ１に出
力する。更に、比較器Ａ７２１で、信号線７８１を介し
て送られて来る加算器Ａ７０１の出力と信号線７Ａ１を
介して送られて来る加算器Ｂ７０２の出力とを比較し、
その結果を信号線７９１に出力する。信号線７９１の出
力は、セレクタ７４１に送出される。
【００１６】ステップ６０４ ： ＳＴＲＥＸＴ２の値
が’０’であるか否かがテストされる。ＳＴＲＥＸＴ２
の値が’０’であれば、アドレス指定例外のプログラム
割込み要因が生成され、この記憶装置アクセス動作は中
断される。ＳＴＲＥＸＴ２の値の’０’は、該当する記
憶領域が未割り当てであるかまたはオフラインである事
を示す。ＳＴＲＥＸＴ２の値が’０’で無ければステッ
プ６０５に行く。このステップは、ステップ６０３で、
ＲＭＳＡＤＲの値がＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の
値より大きいか等しい場合に実行される。図７に於いて
は、ゼロ検出器Ａ７３１で、信号線７９１を介して送ら
れて来る比較器Ａ７２１の比較結果が、ＲＭＳＡＤＲの
値がＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の値より大きいか
等しいという条件を満たしている場合、信号線７７２を
介して送られて来るＳＴＲＥＸＴ２の値がゼロであるか
否かをテストする。アドレス指定例外のプログラム割込
み要因は、信号線７Ｂ１に出力される。
が’０’であるか否かがテストされる。ＳＴＲＥＸＴ２
の値が’０’であれば、アドレス指定例外のプログラム
割込み要因が生成され、この記憶装置アクセス動作は中
断される。ＳＴＲＥＸＴ２の値の’０’は、該当する記
憶領域が未割り当てであるかまたはオフラインである事
を示す。ＳＴＲＥＸＴ２の値が’０’で無ければステッ
プ６０５に行く。このステップは、ステップ６０３で、
ＲＭＳＡＤＲの値がＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の
値より大きいか等しい場合に実行される。図７に於いて
は、ゼロ検出器Ａ７３１で、信号線７９１を介して送ら
れて来る比較器Ａ７２１の比較結果が、ＲＭＳＡＤＲの
値がＳＴＲＯＲＧ１＋ＳＴＲＥＸＴ１の値より大きいか
等しいという条件を満たしている場合、信号線７７２を
介して送られて来るＳＴＲＥＸＴ２の値がゼロであるか
否かをテストする。アドレス指定例外のプログラム割込
み要因は、信号線７Ｂ１に出力される。
【００１７】ステップ６０５ ： ＲＭＳＡＤＲを求め
る為、ＬＭＳＡＤＲとＳＴＲＯＲＧ２との加算を行い、
この加算結果からＳＴＲＥＸＴ１を減じ、この結果を仮
のＲＭＳＡＤＲと見做す。図７に於いては、減算器Ａ７
１１で、信号線７６２を介して送られて来るＳＴＲＯＲ
Ｇ２から信号線７７１を介して送られて来るＳＴＲＥＸ
Ｔ１を減算し、その結果を信号線７Ａ２に出力する。更
に、加算器Ｄ７０４で、信号線７５１を介して送られて
来るＬＭＳＡＤＲと信号線７Ａ２を介して送られて来る
減算器Ａ７１１の出力結果との加算を行い、その結果を
信号線７８２に出力する。信号線７８２に出力される値
が仮のＲＭＳＡＤＲである。
る為、ＬＭＳＡＤＲとＳＴＲＯＲＧ２との加算を行い、
この加算結果からＳＴＲＥＸＴ１を減じ、この結果を仮
のＲＭＳＡＤＲと見做す。図７に於いては、減算器Ａ７
１１で、信号線７６２を介して送られて来るＳＴＲＯＲ
Ｇ２から信号線７７１を介して送られて来るＳＴＲＥＸ
Ｔ１を減算し、その結果を信号線７Ａ２に出力する。更
に、加算器Ｄ７０４で、信号線７５１を介して送られて
来るＬＭＳＡＤＲと信号線７Ａ２を介して送られて来る
減算器Ａ７１１の出力結果との加算を行い、その結果を
信号線７８２に出力する。信号線７８２に出力される値
が仮のＲＭＳＡＤＲである。
【００１８】ステップ６０６ ： ステップ６０５で得
られたＲＭＳＡＤＲの値とＳＴＲＯＲＧ２とＳＴＲＥＸ
Ｔ２を加えた結果値（ＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２
の値）とを比較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ
２＋ＳＴＲＥＸＴ２の値より大きいか等しい場合はステ
ップ６０７に行き、小さい場合には、ステップ６１０に
行く。図７に於いては、加算器Ｃ７０３で、信号線７６
２を介して送られて来るＳＴＲＯＲＧ２と信号線７７２
を介して送られて来るＳＴＲＥＸＴ２との加算を行い、
その結果を信号線７Ａ３に出力する。更に、比較器Ｂ７
２２で、信号線７８２を介して送られて来る加算器Ｄ７
０４の出力と信号線７Ａ３を介して送られて来る加算器
Ｃ７０３の出力とを比較し、その結果を信号線７９２に
出力する。信号線７９２の出力は、セレクタ７４１に送
出される。
られたＲＭＳＡＤＲの値とＳＴＲＯＲＧ２とＳＴＲＥＸ
Ｔ２を加えた結果値（ＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２
の値）とを比較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ
２＋ＳＴＲＥＸＴ２の値より大きいか等しい場合はステ
ップ６０７に行き、小さい場合には、ステップ６１０に
行く。図７に於いては、加算器Ｃ７０３で、信号線７６
２を介して送られて来るＳＴＲＯＲＧ２と信号線７７２
を介して送られて来るＳＴＲＥＸＴ２との加算を行い、
その結果を信号線７Ａ３に出力する。更に、比較器Ｂ７
２２で、信号線７８２を介して送られて来る加算器Ｄ７
０４の出力と信号線７Ａ３を介して送られて来る加算器
Ｃ７０３の出力とを比較し、その結果を信号線７９２に
出力する。信号線７９２の出力は、セレクタ７４１に送
出される。
【００１９】ステップ６０７ ： ＳＴＲＥＸＴ３の値
が’０’であるか否かがテストされる。ＳＴＲＥＸＴ３
の値が’０’であれば、アドレス指定例外のプログラム
割込み要因が生成され、この記憶装置アクセス動作は中
断される。ＳＴＲＥＸＴ３の値の’０’は、該当する記
憶領域が未割り当てであるかまたはオフラインである事
を示す。ＳＴＲＥＸＴ３の値が’０’で無ければステッ
プ６０８に行く。このステップは、ステップ６０６で、
ＲＭＳＡＤＲの値がＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２の
値より大きいか等しい場合に実行される。図７に於いて
は、ゼロ検出器Ｂ７３２で、信号線７９２を介して送ら
れて来る比較器Ｂ７２２の比較結果が、ＲＭＳＡＤＲの
値がＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２の値より大きいか
等しいという条件を満たしている場合、信号線７７３を
介して送られて来るＳＴＲＥＸＴ３の値がゼロであるか
否かをテストする。アドレス指定例外のプログラム割込
み要因は、信号線７Ｂ２に出力される。
が’０’であるか否かがテストされる。ＳＴＲＥＸＴ３
の値が’０’であれば、アドレス指定例外のプログラム
割込み要因が生成され、この記憶装置アクセス動作は中
断される。ＳＴＲＥＸＴ３の値の’０’は、該当する記
憶領域が未割り当てであるかまたはオフラインである事
を示す。ＳＴＲＥＸＴ３の値が’０’で無ければステッ
プ６０８に行く。このステップは、ステップ６０６で、
ＲＭＳＡＤＲの値がＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２の
値より大きいか等しい場合に実行される。図７に於いて
は、ゼロ検出器Ｂ７３２で、信号線７９２を介して送ら
れて来る比較器Ｂ７２２の比較結果が、ＲＭＳＡＤＲの
値がＳＴＲＯＲＧ２＋ＳＴＲＥＸＴ２の値より大きいか
等しいという条件を満たしている場合、信号線７７３を
介して送られて来るＳＴＲＥＸＴ３の値がゼロであるか
否かをテストする。アドレス指定例外のプログラム割込
み要因は、信号線７Ｂ２に出力される。
【００２０】ステップ６０８ ： ＲＭＳＡＤＲを求め
る為、ＬＭＳＡＤＲとＳＴＲＯＲＧ３との加算を行い、
この加算結果からＳＴＲＥＸＴ１とＳＴＲＥＸＴ２を加
えた結果を減じ、この結果を仮のＲＭＳＡＤＲと見做
す。図７に於いては、加算器Ｅ７０５で、信号線７５１
から入力されるＬＭＳＡＤＲと信号線７６３から入力さ
れるＳＴＲＯＲＧ３との加算を行いその結果を信号線７
Ａ４に出力する。更に、加算器Ｆ７０６で、信号線７７
１を介して送られて来るＳＴＲＥＸＴ１と信号線７７２
を介して送られて来るＳＴＲＥＸＴ２との加算を行いそ
の結果を信号線７Ａ５に出力する。次に、減算器Ｂ７１
２で、信号線７Ａ４を介して送られて来る加算器Ｅ７０
５の出力から信号線７Ａ５を介して送られて来る加算器
Ｆ７０６の出力を減算し、その結果を信号線７８３に出
力する。信号線７８３に出力される値が仮のＲＭＳＡＤ
Ｒである。
る為、ＬＭＳＡＤＲとＳＴＲＯＲＧ３との加算を行い、
この加算結果からＳＴＲＥＸＴ１とＳＴＲＥＸＴ２を加
えた結果を減じ、この結果を仮のＲＭＳＡＤＲと見做
す。図７に於いては、加算器Ｅ７０５で、信号線７５１
から入力されるＬＭＳＡＤＲと信号線７６３から入力さ
れるＳＴＲＯＲＧ３との加算を行いその結果を信号線７
Ａ４に出力する。更に、加算器Ｆ７０６で、信号線７７
１を介して送られて来るＳＴＲＥＸＴ１と信号線７７２
を介して送られて来るＳＴＲＥＸＴ２との加算を行いそ
の結果を信号線７Ａ５に出力する。次に、減算器Ｂ７１
２で、信号線７Ａ４を介して送られて来る加算器Ｅ７０
５の出力から信号線７Ａ５を介して送られて来る加算器
Ｆ７０６の出力を減算し、その結果を信号線７８３に出
力する。信号線７８３に出力される値が仮のＲＭＳＡＤ
Ｒである。
【００２１】ステップ６０９ ： ステップ６０８で得
られたＲＭＳＡＤＲの値とＳＴＲＯＲＧ３とＳＴＲＥＸ
Ｔ３を加えた結果値（ＳＴＲＯＲＧ３＋ＳＴＲＥＸＴ３
の値）とを比較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ
３＋ＳＴＲＥＸＴ３の値より大きいか等しい場合、アド
レス指定例外のプログラム割込み要因が生成され、この
記憶装置アクセス動作は中断される。小さい場合には、
ステップ６１０に行く。図７に於いては、加算器Ｇ７０
７で、信号線７６３を介して送られて来るＳＴＲＯＲＧ
３と信号線７７３を介して送られて来るＳＴＲＥＸＴ３
との加算を行いその結果を信号線７Ａ６に出力する。更
に、比較器Ｃ７２３で、信号線７８３を介して送られて
来る減算器Ｂ７１２の出力と信号線７Ａ６を介して送ら
れて来る加算器Ｇ７０７の出力とを比較し、その結果を
信号線７９３に出力する。信号線７９３の出力は、セレ
クタ７４１に送出される。
られたＲＭＳＡＤＲの値とＳＴＲＯＲＧ３とＳＴＲＥＸ
Ｔ３を加えた結果値（ＳＴＲＯＲＧ３＋ＳＴＲＥＸＴ３
の値）とを比較する。ＲＭＳＡＤＲの値がＳＴＲＯＲＧ
３＋ＳＴＲＥＸＴ３の値より大きいか等しい場合、アド
レス指定例外のプログラム割込み要因が生成され、この
記憶装置アクセス動作は中断される。小さい場合には、
ステップ６１０に行く。図７に於いては、加算器Ｇ７０
７で、信号線７６３を介して送られて来るＳＴＲＯＲＧ
３と信号線７７３を介して送られて来るＳＴＲＥＸＴ３
との加算を行いその結果を信号線７Ａ６に出力する。更
に、比較器Ｃ７２３で、信号線７８３を介して送られて
来る減算器Ｂ７１２の出力と信号線７Ａ６を介して送ら
れて来る加算器Ｇ７０７の出力とを比較し、その結果を
信号線７９３に出力する。信号線７９３の出力は、セレ
クタ７４１に送出される。
【００２２】ステップ６１０ ： このステップは、ス
テップ６０３，ステップ６０６またはステップ６０９で
調べられたそれぞれの条件が成立した場合に実行され、
実際にＲＭＳをアクセスするＲＭＳＡＤＲが選択され
る。図７に於いては、セレクタ７４１で、比較器Ａ７２
１の出力である信号線７９１，比較器Ｂ７２２の出力で
ある信号線７９２及び比較器Ｃ７２３の出力である信号
線７９３を選択条件の入力として、加算器Ａ７０１の出
力である信号線７８１，加算器Ｄ７０４の出力である信
号線７８２または減算器Ｂ７１２の出力である信号線７
８３の何れかを選択して信号線７Ｃ０に出力する。信号
線７Ｃ０に出力されるアドレスデータが実際にＲＭＳを
アクセスする際に使用される記憶装置アドレスである。 ステップ６１１ ： ステップ６１０で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳに対しアクセス要
求を出す。
テップ６０３，ステップ６０６またはステップ６０９で
調べられたそれぞれの条件が成立した場合に実行され、
実際にＲＭＳをアクセスするＲＭＳＡＤＲが選択され
る。図７に於いては、セレクタ７４１で、比較器Ａ７２
１の出力である信号線７９１，比較器Ｂ７２２の出力で
ある信号線７９２及び比較器Ｃ７２３の出力である信号
線７９３を選択条件の入力として、加算器Ａ７０１の出
力である信号線７８１，加算器Ｄ７０４の出力である信
号線７８２または減算器Ｂ７１２の出力である信号線７
８３の何れかを選択して信号線７Ｃ０に出力する。信号
線７Ｃ０に出力されるアドレスデータが実際にＲＭＳを
アクセスする際に使用される記憶装置アドレスである。 ステップ６１１ ： ステップ６１０で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳに対しアクセス要
求を出す。
【００２３】以上述べた如く、本従来技術である、連続
したＬＭＳの記憶領域に対する記憶装置アクセスが非連
続なＲＭＳの記憶領域に対する記憶装置アクセスに変換
される手順は、ＬＰＡＲをアクティベーション後、記憶
装置内の分割されたＲＭＳ領域内の非連続なアドレスを
持つ複数の記憶領域の位置及び容量を動的に変更する事
は出来ないという問題を除去し、その結果、ＲＭＳ内に
新たにアクティベーションしようとするＬＰＡＲが必要
とする空き領域を確保する際、該ＬＰＡＲが使用する記
憶容量を満足する使用していない記憶領域として扱える
記憶領域が存在するにも関わらず、該記憶領域を未使用
状態としては扱わず、使用状態として扱われる為、該Ｌ
ＰＡＲをアクティベーション出来ないという問題を解決
する事が出来る。従って、特開平２−３３６３９号公報
に示される従来技術に於いては、依然として存在してい
たＲＭＳの使用効率に無駄が生じるという問題は除去さ
れる。
したＬＭＳの記憶領域に対する記憶装置アクセスが非連
続なＲＭＳの記憶領域に対する記憶装置アクセスに変換
される手順は、ＬＰＡＲをアクティベーション後、記憶
装置内の分割されたＲＭＳ領域内の非連続なアドレスを
持つ複数の記憶領域の位置及び容量を動的に変更する事
は出来ないという問題を除去し、その結果、ＲＭＳ内に
新たにアクティベーションしようとするＬＰＡＲが必要
とする空き領域を確保する際、該ＬＰＡＲが使用する記
憶容量を満足する使用していない記憶領域として扱える
記憶領域が存在するにも関わらず、該記憶領域を未使用
状態としては扱わず、使用状態として扱われる為、該Ｌ
ＰＡＲをアクティベーション出来ないという問題を解決
する事が出来る。従って、特開平２−３３６３９号公報
に示される従来技術に於いては、依然として存在してい
たＲＭＳの使用効率に無駄が生じるという問題は除去さ
れる。
【００２４】しかしながら、本従来技術に依る各ＬＰＡ
Ｒに対するＲＭＳの論理分割割り当て方法では、記憶装
置内の分割されたＲＭＳ領域内の非連続なアドレスを持
つ複数の記憶領域の数と等しいかまたはそれより大きい
ＳＴＲＯＲＧ及びＳＴＲＥＸＴの個数が必要とされ、複
数の記憶領域の数が増えるに従って、膨大な数の加算
器，減算器，ゼロ検出器及び比較器が必要とされる。こ
の加算器，減算器，ゼロ検出器，比較器及びこれらを相
互に接続する信号線をハードウェア論理で実現すると、
膨大なハードウェア論理の付加が必要となり、情報処理
装置のコストが大幅に増加するという工業製品を製造す
る上での工業的問題が存在し、この工業的問題は無視し
得ない大きな問題であった。
Ｒに対するＲＭＳの論理分割割り当て方法では、記憶装
置内の分割されたＲＭＳ領域内の非連続なアドレスを持
つ複数の記憶領域の数と等しいかまたはそれより大きい
ＳＴＲＯＲＧ及びＳＴＲＥＸＴの個数が必要とされ、複
数の記憶領域の数が増えるに従って、膨大な数の加算
器，減算器，ゼロ検出器及び比較器が必要とされる。こ
の加算器，減算器，ゼロ検出器，比較器及びこれらを相
互に接続する信号線をハードウェア論理で実現すると、
膨大なハードウェア論理の付加が必要となり、情報処理
装置のコストが大幅に増加するという工業製品を製造す
る上での工業的問題が存在し、この工業的問題は無視し
得ない大きな問題であった。
【００２５】
【発明が解決しようとする課題】前記従来技術は、連続
したＬＭＳの記憶領域に対する記憶装置アクセスが非連
続なＲＭＳの記憶領域に対する記憶装置アクセスに変換
される手順は、ＬＰＡＲをアクティベーション後、記憶
装置内の分割されたＲＭＳ領域内の非連続なアドレスを
持つ複数の記憶領域の位置及び容量を動的に変更する事
は出来ないという問題を除去し、その結果、ＲＭＳ内に
新たにアクティベーションしようとするＬＰＡＲが必要
とする空き領域を確保する際、該ＬＰＡＲが使用する記
憶容量を満足する使用していない記憶領域として扱える
記憶領域が存在するにも関わらず、該記憶領域を未使用
状態としては扱わず、使用状態として扱われる為、該Ｌ
ＰＡＲをアクティベーション出来ないという問題を解決
する事が出来る。しかしながら、本従来技術に依る各Ｌ
ＰＡＲに対するＲＭＳの論理分割割り当て方法では、記
憶装置内の分割されたＲＭＳ領域内の非連続なアドレス
を持つ複数の記憶領域の数と等しいか又はそれより大き
いＳＴＲＯＲＧ及びＳＴＲＥＸＴの個数が必要とされ、
複数の記憶領域の数が増えるに従って、膨大な数の加算
器，減算器，ゼロ検出器及び比較器が必要とされ、この
加算器，減算器，ゼロ検出器，比較器及びこれらを相互
に接続する信号線をハードウェア論理で実現すると、膨
大なハードウェア論理の付加が必要となり、情報処理装
置のコストが大幅に増加するという工業製品を製造する
上での工業的問題が存在し、この工業的問題は無視し得
ない大きな問題であった。
したＬＭＳの記憶領域に対する記憶装置アクセスが非連
続なＲＭＳの記憶領域に対する記憶装置アクセスに変換
される手順は、ＬＰＡＲをアクティベーション後、記憶
装置内の分割されたＲＭＳ領域内の非連続なアドレスを
持つ複数の記憶領域の位置及び容量を動的に変更する事
は出来ないという問題を除去し、その結果、ＲＭＳ内に
新たにアクティベーションしようとするＬＰＡＲが必要
とする空き領域を確保する際、該ＬＰＡＲが使用する記
憶容量を満足する使用していない記憶領域として扱える
記憶領域が存在するにも関わらず、該記憶領域を未使用
状態としては扱わず、使用状態として扱われる為、該Ｌ
ＰＡＲをアクティベーション出来ないという問題を解決
する事が出来る。しかしながら、本従来技術に依る各Ｌ
ＰＡＲに対するＲＭＳの論理分割割り当て方法では、記
憶装置内の分割されたＲＭＳ領域内の非連続なアドレス
を持つ複数の記憶領域の数と等しいか又はそれより大き
いＳＴＲＯＲＧ及びＳＴＲＥＸＴの個数が必要とされ、
複数の記憶領域の数が増えるに従って、膨大な数の加算
器，減算器，ゼロ検出器及び比較器が必要とされ、この
加算器，減算器，ゼロ検出器，比較器及びこれらを相互
に接続する信号線をハードウェア論理で実現すると、膨
大なハードウェア論理の付加が必要となり、情報処理装
置のコストが大幅に増加するという工業製品を製造する
上での工業的問題が存在し、この工業的問題は無視し得
ない大きな問題であった。
【００２６】本発明の目的は、前記従来技術の問題点を
解決するもので、複数の記憶領域の数の増加に伴って必
要とされる加算器，減算器，ゼロ検出器及び比較器の飛
躍的増加を無くした記憶装置の領域再構成を実現し、工
業的コストを抑え，システムの操作性を向上させると共
に実記憶装置の使用効率を向上させた記憶装置の領域再
構成制御方式を提供することにある。
解決するもので、複数の記憶領域の数の増加に伴って必
要とされる加算器，減算器，ゼロ検出器及び比較器の飛
躍的増加を無くした記憶装置の領域再構成を実現し、工
業的コストを抑え，システムの操作性を向上させると共
に実記憶装置の使用効率を向上させた記憶装置の領域再
構成制御方式を提供することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、中央処理装置と記憶装置から構成され、
該記憶装置の実記憶領域を複数の分割記憶領域に論理的
に分割し、前記中央処理装置上で動作する仮想計算機の
論理記憶装置に前記分割記憶領域を割り当てる情報処理
装置に於ける記憶装置の領域再構成制御方式であって、
上位アドレスにより分割された前記論理記憶装置の各領
域対応に割り当てられた記憶エントリに前記分割記憶領
域の先頭アドレスを示す上位アドレスを格納した記憶ブ
ロックを各仮想計算機毎に設けたアドレス再構成アレイ
と、前記仮想計算機から発行された該仮想計算機の識別
子と論理記憶装置のアドレスに基づき該識別子に対応す
る前記アドレス再構成アレイ内の記憶ブロックを選択す
ると共に該記憶ブロックから前記論理記憶装置のアドレ
スの内の上位アドレスに対応する記憶エントリを選択す
る選択手段を備え、前記仮想計算機から、アドレス変換
要求が発行され、選択手段に対して該仮想計算機の識別
子と論理記憶装置のアドレスが発行されたとき、前記選
択手段により前記アドレス再構成アレイの該識別子に対
応する記憶ブロック内の該論理記憶装置のアドレスの上
位アドレスに対応する記憶エントリに格納されている前
記分割記憶領域の先頭アドレスを示す上位アドレスを読
み出し、該読み出された分割記憶領域の先頭アドレスを
示す上位アドレスと前記発行された論理記憶装置のアド
レスの下位アドレスとを結合して前記記憶装置の実記憶
領域のアドレスを生成し、前記仮想計算機から、前記ア
ドレス再構成アレイの内容の変更要求が発行され、前記
選択手段に対して該仮想計算機の識別子と論理記憶装置
のアドレスが発行され、前記アドレス再構成アレイに対
して前記分割記憶領域の先頭アドレスを示す上位アドレ
スが発行されたとき、前記選択手段により、該識別子に
対応する前記アドレス再構成アレイ内の記憶ブロックを
選択すると共に該記憶ブロック内の前記発行された論理
記憶装置のアドレスの上位アドレスに対応する記憶エン
トリを選択し、該選択された記憶エントリに前記発行さ
れた分割記憶領域の先頭アドレスを示す上位アドレス書
き込み、該選択された記憶エントリの内容を変更するよ
うにしている。また、前記記憶エントリは、該記憶エン
トリが有効であるか無効であるかを示す有効表示フィー
ルドと前記記憶装置の実記憶領域の分割記憶領域の先頭
アドレスの上位アドレスを示すホスト実アドレスフィー
ルドから構成され、前記仮想計算機からのアドレス変換
要求により前記記憶エントリが選択されて読み出され、
該読み出され記憶エントリの有効表示フィールドが無効
を示すとき、該仮想計算機に対しアドレス指定例外のプ
ログラム割込み要因を報告し、有効を示すとき、アドレ
ス変換を実行し、得られたアドレスを有効な実記憶領域
のアドレスとし、前記仮想計算機からの前記アドレス再
構成アレイの内容の変更要求により選択された記憶エン
トリの内容を、前記アドレス再構成アレイに対して発行
された前記有効表示フィールド情報とホスト実アドレス
フィールド情報により変更するようにしている。前記仮
想計算機から前記アドレス再構成アレイの内容の変更要
求が発行され、前記アドレス再構成アレイに対して前記
有効表示フィールド情報のみが発行されたときは選択さ
れた前記記憶エントリの有効表示フィールドのみを変更
し、前記ホスト実アドレスフィールド情報のみが発行さ
れたときは選択された前記記憶エントリのホスト実アド
レスフィールドのみを変更するようにしている。
め、本発明は、中央処理装置と記憶装置から構成され、
該記憶装置の実記憶領域を複数の分割記憶領域に論理的
に分割し、前記中央処理装置上で動作する仮想計算機の
論理記憶装置に前記分割記憶領域を割り当てる情報処理
装置に於ける記憶装置の領域再構成制御方式であって、
上位アドレスにより分割された前記論理記憶装置の各領
域対応に割り当てられた記憶エントリに前記分割記憶領
域の先頭アドレスを示す上位アドレスを格納した記憶ブ
ロックを各仮想計算機毎に設けたアドレス再構成アレイ
と、前記仮想計算機から発行された該仮想計算機の識別
子と論理記憶装置のアドレスに基づき該識別子に対応す
る前記アドレス再構成アレイ内の記憶ブロックを選択す
ると共に該記憶ブロックから前記論理記憶装置のアドレ
スの内の上位アドレスに対応する記憶エントリを選択す
る選択手段を備え、前記仮想計算機から、アドレス変換
要求が発行され、選択手段に対して該仮想計算機の識別
子と論理記憶装置のアドレスが発行されたとき、前記選
択手段により前記アドレス再構成アレイの該識別子に対
応する記憶ブロック内の該論理記憶装置のアドレスの上
位アドレスに対応する記憶エントリに格納されている前
記分割記憶領域の先頭アドレスを示す上位アドレスを読
み出し、該読み出された分割記憶領域の先頭アドレスを
示す上位アドレスと前記発行された論理記憶装置のアド
レスの下位アドレスとを結合して前記記憶装置の実記憶
領域のアドレスを生成し、前記仮想計算機から、前記ア
ドレス再構成アレイの内容の変更要求が発行され、前記
選択手段に対して該仮想計算機の識別子と論理記憶装置
のアドレスが発行され、前記アドレス再構成アレイに対
して前記分割記憶領域の先頭アドレスを示す上位アドレ
スが発行されたとき、前記選択手段により、該識別子に
対応する前記アドレス再構成アレイ内の記憶ブロックを
選択すると共に該記憶ブロック内の前記発行された論理
記憶装置のアドレスの上位アドレスに対応する記憶エン
トリを選択し、該選択された記憶エントリに前記発行さ
れた分割記憶領域の先頭アドレスを示す上位アドレス書
き込み、該選択された記憶エントリの内容を変更するよ
うにしている。また、前記記憶エントリは、該記憶エン
トリが有効であるか無効であるかを示す有効表示フィー
ルドと前記記憶装置の実記憶領域の分割記憶領域の先頭
アドレスの上位アドレスを示すホスト実アドレスフィー
ルドから構成され、前記仮想計算機からのアドレス変換
要求により前記記憶エントリが選択されて読み出され、
該読み出され記憶エントリの有効表示フィールドが無効
を示すとき、該仮想計算機に対しアドレス指定例外のプ
ログラム割込み要因を報告し、有効を示すとき、アドレ
ス変換を実行し、得られたアドレスを有効な実記憶領域
のアドレスとし、前記仮想計算機からの前記アドレス再
構成アレイの内容の変更要求により選択された記憶エン
トリの内容を、前記アドレス再構成アレイに対して発行
された前記有効表示フィールド情報とホスト実アドレス
フィールド情報により変更するようにしている。前記仮
想計算機から前記アドレス再構成アレイの内容の変更要
求が発行され、前記アドレス再構成アレイに対して前記
有効表示フィールド情報のみが発行されたときは選択さ
れた前記記憶エントリの有効表示フィールドのみを変更
し、前記ホスト実アドレスフィールド情報のみが発行さ
れたときは選択された前記記憶エントリのホスト実アド
レスフィールドのみを変更するようにしている。
【００２８】
【作用】本発明によれば、各仮想計算機をアクティベー
ションした後で、アドレス再構成アレイ内の記憶エント
リを選択して、その内容である記憶装置の実記憶領域の
分割記憶領域の先頭アドレスを示す上位アドレスを読み
出し、この上位アドレスと論理記憶装置のアドレスを結
合することにより記憶装置の実記憶領域のアドレスを生
成することができ、また、アドレス再構成アレイ内の記
憶エントリを選択して、その内容である記憶装置の実記
憶領域の分割記憶領域の先頭アドレスを示す上位アドレ
スを仮想計算機が発行するアドレスに変更することがで
きる。また、前記記憶エントリを有効表示フィールド及
びホスト実アドレスフィールドの２つのフィールドで構
成し、記憶装置の実記憶領域のアドレスを生成すると
き、有効表示フィールドが有効を示すとき、記憶装置の
実記憶領域のアドレスを生成し、無効を示すとき、仮想
計算機に対しアドレス指定例外のプログラム割込み要因
を報告し、また、アドレス再構成アレイ内の記憶エント
リの内容を変更するとき、記憶エントリを選択して、仮
想計算機が発行する指示により、記憶エントリの有効表
示フィールドとホスト実アドレスフィールドの両方、ま
たはいずれか一方のフィールドの変更をすることができ
る。これにより、低いコストで実記憶装置の使用効率を
格段に向上させた記憶装置の領域再構成制御を実現する
ことが出来る。
ションした後で、アドレス再構成アレイ内の記憶エント
リを選択して、その内容である記憶装置の実記憶領域の
分割記憶領域の先頭アドレスを示す上位アドレスを読み
出し、この上位アドレスと論理記憶装置のアドレスを結
合することにより記憶装置の実記憶領域のアドレスを生
成することができ、また、アドレス再構成アレイ内の記
憶エントリを選択して、その内容である記憶装置の実記
憶領域の分割記憶領域の先頭アドレスを示す上位アドレ
スを仮想計算機が発行するアドレスに変更することがで
きる。また、前記記憶エントリを有効表示フィールド及
びホスト実アドレスフィールドの２つのフィールドで構
成し、記憶装置の実記憶領域のアドレスを生成すると
き、有効表示フィールドが有効を示すとき、記憶装置の
実記憶領域のアドレスを生成し、無効を示すとき、仮想
計算機に対しアドレス指定例外のプログラム割込み要因
を報告し、また、アドレス再構成アレイ内の記憶エント
リの内容を変更するとき、記憶エントリを選択して、仮
想計算機が発行する指示により、記憶エントリの有効表
示フィールドとホスト実アドレスフィールドの両方、ま
たはいずれか一方のフィールドの変更をすることができ
る。これにより、低いコストで実記憶装置の使用効率を
格段に向上させた記憶装置の領域再構成制御を実現する
ことが出来る。
【００２９】
【実施例】以下、本発明に依る記憶装置の領域再構成制
御方式の記憶領域割り当て方法の一実施例を図面を用い
て詳細に説明する。図４は、図３ｂに示したＲＭＳの非
連続な空き領域に記憶容量’η’の指定をされたＬＰＡ
Ｒ７をアクティベーションし、ＬＰＡＲ７が必要とする
連続した記憶容量’η’を、ＲＭＳ内の非連続な３つの
空き記憶領域に割り当てた例を示した図である。この場
合の３つの空き記憶領域とは、記憶アドレス’α’から
記憶アドレス’α＋β−１’の領域，記憶アドレス’α
＋β＋γ’から記憶アドレス’α＋β＋γ＋δ−１’及
び記憶アドレス’α＋β＋γ＋δ＋ε’から記憶アドレ
ス’α＋β＋γ＋δ＋ε＋ζ−１’の領域である。従っ
て、本例でのＲＭＳ内の空き領域の記憶容量は、’
β’，’δ’及び’ζ’である。ここで、記憶容量’
η’の値が、記憶容量’β’，’δ’及び’ζ’の値を
加えた値に等しい場合を例示すると、ＬＰＡＲ７が必要
とする連続した記憶容量’η’を持つＬＭＳ４００は、
記憶容量’β’である記憶領域ＬＭＳ４１３，記憶容
量’δ’である記憶領域ＬＭＳ４１２及び記憶容量’
ζ’である記憶領域ＬＭＳ４１１に分割され、それぞれ
前記のＲＭＳ内の空き領域の記憶容量’β’である記憶
領域ＲＭＳ４２５，記憶容量’δ’である記憶領域ＲＭ
Ｓ４２３及び記憶容量’ζ’である記憶領域ＲＭＳ４２
１に割り当てられる。即ち、ＬＰＡＲ７が必要とする連
続した記憶容量’η’を持つＬＭＳ４００は、記憶領域
ＲＭＳ４２５，記憶領域ＲＭＳ４２３及び記憶領域ＲＭ
Ｓ４２１の非連続な記憶領域に分割されて割り当てられ
る。記憶容量’η’の指定をされたＬＰＡＲ７をアクテ
ィベーションする際、記憶容量’η’の一部のみを使用
するか又はアクティベーションの後で、記憶容量’η’
の一部をオフラインする時、記憶容量’ζ’又は記憶容
量’δ’及び’ζ’の値は’０’として扱われる。記憶
容量の値の’０’は、該当する記憶領域が未割り当てで
ある事を示す。
御方式の記憶領域割り当て方法の一実施例を図面を用い
て詳細に説明する。図４は、図３ｂに示したＲＭＳの非
連続な空き領域に記憶容量’η’の指定をされたＬＰＡ
Ｒ７をアクティベーションし、ＬＰＡＲ７が必要とする
連続した記憶容量’η’を、ＲＭＳ内の非連続な３つの
空き記憶領域に割り当てた例を示した図である。この場
合の３つの空き記憶領域とは、記憶アドレス’α’から
記憶アドレス’α＋β−１’の領域，記憶アドレス’α
＋β＋γ’から記憶アドレス’α＋β＋γ＋δ−１’及
び記憶アドレス’α＋β＋γ＋δ＋ε’から記憶アドレ
ス’α＋β＋γ＋δ＋ε＋ζ−１’の領域である。従っ
て、本例でのＲＭＳ内の空き領域の記憶容量は、’
β’，’δ’及び’ζ’である。ここで、記憶容量’
η’の値が、記憶容量’β’，’δ’及び’ζ’の値を
加えた値に等しい場合を例示すると、ＬＰＡＲ７が必要
とする連続した記憶容量’η’を持つＬＭＳ４００は、
記憶容量’β’である記憶領域ＬＭＳ４１３，記憶容
量’δ’である記憶領域ＬＭＳ４１２及び記憶容量’
ζ’である記憶領域ＬＭＳ４１１に分割され、それぞれ
前記のＲＭＳ内の空き領域の記憶容量’β’である記憶
領域ＲＭＳ４２５，記憶容量’δ’である記憶領域ＲＭ
Ｓ４２３及び記憶容量’ζ’である記憶領域ＲＭＳ４２
１に割り当てられる。即ち、ＬＰＡＲ７が必要とする連
続した記憶容量’η’を持つＬＭＳ４００は、記憶領域
ＲＭＳ４２５，記憶領域ＲＭＳ４２３及び記憶領域ＲＭ
Ｓ４２１の非連続な記憶領域に分割されて割り当てられ
る。記憶容量’η’の指定をされたＬＰＡＲ７をアクテ
ィベーションする際、記憶容量’η’の一部のみを使用
するか又はアクティベーションの後で、記憶容量’η’
の一部をオフラインする時、記憶容量’ζ’又は記憶容
量’δ’及び’ζ’の値は’０’として扱われる。記憶
容量の値の’０’は、該当する記憶領域が未割り当てで
ある事を示す。
【００３０】次に、図８を用いて、連続したＬＭＳの記
憶領域を非連続なＲＭＳの記憶領域に分割して割り当て
た場合、連続したＬＭＳの記憶領域に対する記憶装置ア
クセスが非連続なＲＭＳの記憶領域に対する記憶装置ア
クセスに変換される手順を説明する。図８は、連続した
ＬＭＳの記憶領域に対する記憶装置アクセスが非連続な
ＲＭＳの記憶領域に対する記憶装置アクセスに変換され
る手順の概略を示したフローチャートである。 ステップ８０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、発行元のＬＰＡＲの
ＩＤであるＲＩＤ（Ｒｅｇｉｏｎ ＩＤ）及び連続した
ＬＭＳの記憶領域に対応した記憶装置アドレスを伴って
発行される。この時、該ＬＰＡＲが必要とする連続した
記憶領域は、ＲＭＳの非連続な記憶領域に、既に分割さ
れ割り当てられており、ＲＭＳの３つの空き記憶領域の
ＲＭＳアドレスとＬＭＳアドレスの対応アドレスデータ
は、予め対応する記憶ブロックのハードウェア論理に予
め格納されている。 ステップ８０２ ： 送られて来たＲＩＤを用いて、該
ＲＩＤに対応する記憶ブロックを選択する。この記憶ブ
ロックには、予め対応するＲＩＤのＬＭＳアドレスに対
応するＲＭＳアドレスを示すホスト実アドレスフィール
ドを持つ複数の記憶エントリから構成されている。 ステップ８０３ ： ステップ８０２で選択された記憶
ブロック内から、ＬＩＰから送られて来たＬＭＳアドレ
スのデータの上位部を用いて、目的とする記憶エントリ
を選択する。 ステップ８０４ ： ステップ８０３で選択された記憶
エントリのホスト実アドレスフィールドから、指定され
たＬＭＳアドレスのデータの上位部に対応するＲＭＳア
ドレスのデータの上位部を取り出す。 ステップ８０５ ： ステップ８０４で得られたＬＭＳ
アドレスのデータの上位部に対応するＲＭＳアドレスの
データの上位部と、ＬＭＳアドレスのデータの下位部を
結合してＲＭＳの記憶装置アドレスを得る。 ステップ８０６ ： ステップ８０５で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳをアクセスする。
憶領域を非連続なＲＭＳの記憶領域に分割して割り当て
た場合、連続したＬＭＳの記憶領域に対する記憶装置ア
クセスが非連続なＲＭＳの記憶領域に対する記憶装置ア
クセスに変換される手順を説明する。図８は、連続した
ＬＭＳの記憶領域に対する記憶装置アクセスが非連続な
ＲＭＳの記憶領域に対する記憶装置アクセスに変換され
る手順の概略を示したフローチャートである。 ステップ８０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、発行元のＬＰＡＲの
ＩＤであるＲＩＤ（Ｒｅｇｉｏｎ ＩＤ）及び連続した
ＬＭＳの記憶領域に対応した記憶装置アドレスを伴って
発行される。この時、該ＬＰＡＲが必要とする連続した
記憶領域は、ＲＭＳの非連続な記憶領域に、既に分割さ
れ割り当てられており、ＲＭＳの３つの空き記憶領域の
ＲＭＳアドレスとＬＭＳアドレスの対応アドレスデータ
は、予め対応する記憶ブロックのハードウェア論理に予
め格納されている。 ステップ８０２ ： 送られて来たＲＩＤを用いて、該
ＲＩＤに対応する記憶ブロックを選択する。この記憶ブ
ロックには、予め対応するＲＩＤのＬＭＳアドレスに対
応するＲＭＳアドレスを示すホスト実アドレスフィール
ドを持つ複数の記憶エントリから構成されている。 ステップ８０３ ： ステップ８０２で選択された記憶
ブロック内から、ＬＩＰから送られて来たＬＭＳアドレ
スのデータの上位部を用いて、目的とする記憶エントリ
を選択する。 ステップ８０４ ： ステップ８０３で選択された記憶
エントリのホスト実アドレスフィールドから、指定され
たＬＭＳアドレスのデータの上位部に対応するＲＭＳア
ドレスのデータの上位部を取り出す。 ステップ８０５ ： ステップ８０４で得られたＬＭＳ
アドレスのデータの上位部に対応するＲＭＳアドレスの
データの上位部と、ＬＭＳアドレスのデータの下位部を
結合してＲＭＳの記憶装置アドレスを得る。 ステップ８０６ ： ステップ８０５で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳをアクセスする。
【００３１】以上、連続したＬＭＳの記憶領域に対する
記憶装置アクセスが非連続なＲＭＳの記憶領域に対する
記憶装置アクセスに変換される手順の概略を説明した。
記憶装置アクセスが非連続なＲＭＳの記憶領域に対する
記憶装置アクセスに変換される手順の概略を説明した。
【００３２】以下にその変換過程の詳細な一実施例を図
９のａ及びｂそして図１０を用いて説明する。図１０
は、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順の詳細な一実施例を示したフローチ
ャートであり、図９のａ及びｂは、図１０に示した変換
手順を実現する上で使用される、ハードウェアの詳細な
一実施例を示す論理ブロック図である。図９のａに於い
て、連続したＬＭＳの記憶領域に対応したＲＩＤは、信
号線８５１から入力され、信号線８５１は、ラッチＡ８
１０に接続されている。又、連続したＬＭＳの記憶領域
に対応した記憶装置アドレスは、信号線８５２から入力
され、信号線８５２は、ラッチＡ８１０に接続されてい
る。ラッチＡ８１０は、信号線８５１及び信号線８５２
を入力とし、信号線８５１及び信号線８５２を介して送
られて来た、連続したＬＭＳの記憶領域に対応したＲＩ
Ｄ及び連続したＬＭＳの記憶領域に対応した記憶装置ア
ドレスを一旦蓄えておく中継ラッチであり、信号線８５
４及び信号線８５５を介して、セレクタ８２０及びラッ
チＢ８４０に接続されている。セレクタ８２０は、信号
線８５４を介して送られて来たラッチＡ８１０の出力で
あるところの、連続したＬＭＳの記憶領域に対応したＲ
ＩＤ及び連続したＬＭＳの記憶領域に対応した記憶装置
アドレスの一部を入力として、アドレス再構成アレイ８
３０を構成している複数のブロック（ブロック１〜ブロ
ックｎ）のうちの１つのブロックを選択するセレクタで
ある。セレクタ８２０は、更に、信号線８５６を介して
アドレス再構成アレイ８３０に接続されている。アドレ
ス再構成アレイ８３０は、複数のブロックから構成さ
れ、信号線８５６を介して送られて来たブロック選択指
示信号により、アドレス再構成アレイ８３０を構成して
いる複数のブロックのうちの１つのブロックを選択し、
信号線８５７を介して、ラッチＢ８４０に対し選択され
たブロック内のホスト実アドレスエントリの内容を送出
する。アドレス再構成アレイ８３０は、更に、選択され
たブロック内のホスト実アドレスエントリへの書き込み
データを入力するところの信号線８５３とも接続されて
いる。ラッチＢ８４０は、信号線８５７及び信号線８５
５を入力とし、それぞれ信号線８５７及び信号線８５５
を介して送られて来た、アドレス再構成アレイ８３０の
複数のブロックのうちの選択されたブロック内のホスト
実アドレスエントリの内容及び連続したＬＭＳの記憶領
域に対応した記憶装置アドレスの内の下位の一部を一旦
蓄えておく中継ラッチであり、信号線８５８を介して実
記憶装置アドレスであるＲＭＳアドレスを送出する。以
上、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順を実現する上で使用されるハードウ
ェアの詳細な一実施例を示す論理構成を説明した。
９のａ及びｂそして図１０を用いて説明する。図１０
は、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順の詳細な一実施例を示したフローチ
ャートであり、図９のａ及びｂは、図１０に示した変換
手順を実現する上で使用される、ハードウェアの詳細な
一実施例を示す論理ブロック図である。図９のａに於い
て、連続したＬＭＳの記憶領域に対応したＲＩＤは、信
号線８５１から入力され、信号線８５１は、ラッチＡ８
１０に接続されている。又、連続したＬＭＳの記憶領域
に対応した記憶装置アドレスは、信号線８５２から入力
され、信号線８５２は、ラッチＡ８１０に接続されてい
る。ラッチＡ８１０は、信号線８５１及び信号線８５２
を入力とし、信号線８５１及び信号線８５２を介して送
られて来た、連続したＬＭＳの記憶領域に対応したＲＩ
Ｄ及び連続したＬＭＳの記憶領域に対応した記憶装置ア
ドレスを一旦蓄えておく中継ラッチであり、信号線８５
４及び信号線８５５を介して、セレクタ８２０及びラッ
チＢ８４０に接続されている。セレクタ８２０は、信号
線８５４を介して送られて来たラッチＡ８１０の出力で
あるところの、連続したＬＭＳの記憶領域に対応したＲ
ＩＤ及び連続したＬＭＳの記憶領域に対応した記憶装置
アドレスの一部を入力として、アドレス再構成アレイ８
３０を構成している複数のブロック（ブロック１〜ブロ
ックｎ）のうちの１つのブロックを選択するセレクタで
ある。セレクタ８２０は、更に、信号線８５６を介して
アドレス再構成アレイ８３０に接続されている。アドレ
ス再構成アレイ８３０は、複数のブロックから構成さ
れ、信号線８５６を介して送られて来たブロック選択指
示信号により、アドレス再構成アレイ８３０を構成して
いる複数のブロックのうちの１つのブロックを選択し、
信号線８５７を介して、ラッチＢ８４０に対し選択され
たブロック内のホスト実アドレスエントリの内容を送出
する。アドレス再構成アレイ８３０は、更に、選択され
たブロック内のホスト実アドレスエントリへの書き込み
データを入力するところの信号線８５３とも接続されて
いる。ラッチＢ８４０は、信号線８５７及び信号線８５
５を入力とし、それぞれ信号線８５７及び信号線８５５
を介して送られて来た、アドレス再構成アレイ８３０の
複数のブロックのうちの選択されたブロック内のホスト
実アドレスエントリの内容及び連続したＬＭＳの記憶領
域に対応した記憶装置アドレスの内の下位の一部を一旦
蓄えておく中継ラッチであり、信号線８５８を介して実
記憶装置アドレスであるＲＭＳアドレスを送出する。以
上、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順を実現する上で使用されるハードウ
ェアの詳細な一実施例を示す論理構成を説明した。
【００３３】次に図９のａ及びｂを用いて、アドレス再
構成アレイ８３０の論理構成の詳細を説明する。図９の
ａ及びｂに於いて、アドレス再構成アレイ８３０は、複
数のブロックから構成され、信号線８５６を介して送ら
れて来たブロック選択指示により、アドレス再構成アレ
イ８３０を構成している複数のブロックのうちの１つの
ブロック８６０を選択する。更に、選択された１つのブ
ロック８６０は、複数のホスト実アドレスエントリ０
８６１〜ホスト実アドレスエントリｍ ８６３から構成
される。１つのブロック８６０を構成している複数のホ
スト実アドレスエントリ０ ８６１〜ホスト実アドレス
エントリｍ ８６３から、信号線８５６を介して送られ
て来たエントリ選択指示信号に依り、１つのホスト実ア
ドレスエントリが選択される。それぞれのホスト実アド
レスエントリは、該ホスト実アドレスエントリが有効で
あるか無効であるかを示すＶフィールドとホスト実アド
レスフィールドの２つのフィールドから構成される。該
ホスト実アドレスエントリが有効であれば、アドレス再
構成アレイ８３０の該ブロック８６０の該ホスト実アド
レスエントリ内のホスト実アドレスフィールドの内容
を、信号線８５７を介して、ラッチＢ８４０に対し送出
する。該ホスト実アドレスエントリが無効であれば、ア
ドレス指定例外のプログラム割込み要因が存在する旨の
信号を送出する。アドレス再構成アレイ８３０の該ブロ
ック８６０の該ホスト実アドレスエントリは、本例では
１メガバイト毎に１エントリが備えられ、１ブロック当
たり２０４８エントリで構成される。言い替えると、１
つのブロック８６０は２ギガバイト迄のアドレスの取扱
いが可能である。この場合、２ギガバイトがＲＭＳの容
量となる。アドレス再構成アレイ８３０は、更に、選択
されたブロック内のホスト実アドレスエントリへの書き
込みデータを入力するところの信号線８５３とも接続さ
れており、アドレス再構成アレイ８３０を構成するそれ
ぞれのブロック８６０のそれぞれの任意のホスト実アド
レスエントリに任意のデータを格納する事が出来る。以
上、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順を実現する上で使用されるハードウ
ェアとその主要部分を構成するアドレス再構成アレイに
ついての詳細な一実施例を説明した。
構成アレイ８３０の論理構成の詳細を説明する。図９の
ａ及びｂに於いて、アドレス再構成アレイ８３０は、複
数のブロックから構成され、信号線８５６を介して送ら
れて来たブロック選択指示により、アドレス再構成アレ
イ８３０を構成している複数のブロックのうちの１つの
ブロック８６０を選択する。更に、選択された１つのブ
ロック８６０は、複数のホスト実アドレスエントリ０
８６１〜ホスト実アドレスエントリｍ ８６３から構成
される。１つのブロック８６０を構成している複数のホ
スト実アドレスエントリ０ ８６１〜ホスト実アドレス
エントリｍ ８６３から、信号線８５６を介して送られ
て来たエントリ選択指示信号に依り、１つのホスト実ア
ドレスエントリが選択される。それぞれのホスト実アド
レスエントリは、該ホスト実アドレスエントリが有効で
あるか無効であるかを示すＶフィールドとホスト実アド
レスフィールドの２つのフィールドから構成される。該
ホスト実アドレスエントリが有効であれば、アドレス再
構成アレイ８３０の該ブロック８６０の該ホスト実アド
レスエントリ内のホスト実アドレスフィールドの内容
を、信号線８５７を介して、ラッチＢ８４０に対し送出
する。該ホスト実アドレスエントリが無効であれば、ア
ドレス指定例外のプログラム割込み要因が存在する旨の
信号を送出する。アドレス再構成アレイ８３０の該ブロ
ック８６０の該ホスト実アドレスエントリは、本例では
１メガバイト毎に１エントリが備えられ、１ブロック当
たり２０４８エントリで構成される。言い替えると、１
つのブロック８６０は２ギガバイト迄のアドレスの取扱
いが可能である。この場合、２ギガバイトがＲＭＳの容
量となる。アドレス再構成アレイ８３０は、更に、選択
されたブロック内のホスト実アドレスエントリへの書き
込みデータを入力するところの信号線８５３とも接続さ
れており、アドレス再構成アレイ８３０を構成するそれ
ぞれのブロック８６０のそれぞれの任意のホスト実アド
レスエントリに任意のデータを格納する事が出来る。以
上、連続したＬＭＳの記憶領域に対する記憶装置アクセ
スが非連続なＲＭＳの記憶領域に対する記憶装置アクセ
スに変換される手順を実現する上で使用されるハードウ
ェアとその主要部分を構成するアドレス再構成アレイに
ついての詳細な一実施例を説明した。
【００３４】以下にそのアドレス変換過程の詳細を図９
のａ及びｂそして図１０を用いて詳細に説明する。図１
０に於いて、前記の連続したＬＭＳの記憶領域に対する
記憶装置アクセスが非連続なＲＭＳの記憶領域に対する
記憶装置アクセスに変換される手順は、ステップ９０１
からステップ９０９で構成される。以下、各ステップ毎
に変換処理手順を説明する。 ステップ９０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、その時動作している
ＬＰＡＲに割り当てられている所定のＲＩＤ及び連続し
たＬＭＳの記憶領域に対応したＬＭＳＡＤＲを伴って発
行される。所定のＲＩＤは、信号線８５１を介し、そし
てＬＭＳＡＤＲは、信号線８５２を介してラッチＡ８１
０に入力される。この時、該ＬＰＡＲが必要とする連続
した記憶領域は、ＲＭＳの非連続な記憶領域に、既に分
割され割り当てられており、アドレス再構成アレイ８３
０のそれぞれのブロック８６０のそれぞれのホスト実ア
ドレスエントリは、該ＬＰＡＲが必要とする連続した記
憶領域をＲＭＳの非連続な記憶領域に対応付けて、既に
割り当てられている。 ステップ９０２ ： 信号線８５１を介して送られて来
た所定のＲＩＤは、ラッチＡ８１０の部分ｂにラッチさ
れ、信号線８５２を介して送られて来たＬＭＳＡＤＲ
は、ラッチＡ８１０の部分ｅにラッチされる。 ステップ９０３ ： ラッチＡ８１０は、信号線８５１
及び信号線８５２を入力とし、信号線８５１及び信号線
８５２を介して送られて来た所定のＲＩＤ及び連続した
ＬＭＳの記憶領域に対応した記憶装置アドレスを一旦蓄
えておく中継ラッチであり、ラッチＡ８１０の部分ｂに
ラッチされている所定のＲＩＤの値と、ラッチＡ８１０
の部分ｅにラッチされているＬＭＳＡＤＲの値の上位部
分をセレクタ８２０に対し信号線８５４を介して送出す
る。同時に、ラッチＡ８１０の部分ｅにラッチされてい
るＬＭＳＡＤＲの値の下位部分をラッチＢ８４０に対し
信号線８５５を介して送出する。 ステップ９０４ ： セレクタ８２０は、信号線８５４
を介して送られて来た所定のＲＩＤの値を用いて、アド
レス再構成アレイ８３０を構成している複数のブロック
のうちの１つのブロックを選択する指示を、信号線８５
６を介してアドレス再構成アレイ８３０に出す。アドレ
ス再構成アレイ８３０は、信号線８５６を介して送られ
て来た値を用いて、対応する１つのブロックを選択す
る。 ステップ９０５ ： セレクタ８２０は、信号線８５４
を介して送られて来たＬＭＳＡＤＲの値の上位部分を用
いて、ステップ９０４で選択された１つのブロック内の
複数のホスト実アドレスエントリから１つのホスト実ア
ドレスエントリを選択する旨の指示を、信号線８５６を
介してアドレス再構成アレイ８３０に出す。アドレス再
構成アレイ８３０は、該ブロック内の複数のホスト実ア
ドレスエントリから１つのホスト実アドレスエントリを
選択し、該ホスト実アドレスエントリの内容を信号線８
５７を介して、ラッチＢ８４０に送出する。 ステップ９０６ ： ラッチＢ８４０は、信号線８５７
を介して送られて来た、アドレス再構成アレイ８３０の
複数のブロックのうちの選択されたブロック内のホスト
実アドレスエントリの内容をラッチし、該ホスト実アド
レスエントリのＶフィールドが有効であるか無効である
かをテストする。該ホスト実アドレスエントリのＶフィ
ールドが有効であれば、ステップ９０８に行き、該ホス
ト実アドレスエントリのＶフィールドが無効であれば、
ステップ９０７に行く。 ステップ９０７ ： このステップは、選択されたホス
ト実アドレスエントリのＶフィールドが無効の場合に実
行され、アドレス指定例外のプログラム割込み要因が生
成され、この記憶装置アクセス動作は中断される。ホス
ト実アドレスエントリのＶフィールドが無効であるとい
うことは、該当する記憶領域が未割り当てであるか又は
オフラインである事を示す。 ステップ９０８ ： このステップは、選択されたホス
ト実アドレスエントリのＶフィールドが有効の場合に実
行され、ラッチＢ８４０は、信号線８５７を介して送ら
れて来た、アドレス再構成アレイ８３０の複数のブロッ
クのうちの選択されたブロック内のホスト実アドレスエ
ントリの内容をラッチＢ８４０の上位部分にラッチし、
更に、信号線８５５を介して送られて来た連続したＬＭ
Ｓの記憶領域に対応した記憶装置アドレスの内の下位の
内容をラッチＢ８４０の下位部分にラッチする。つま
り、本ステップでは、ホスト実アドレスフィールドの内
容がＲＭＳアドレスの上位アドレスとして扱われ、信号
線８５５を介して送られて来た連続したＬＭＳの記憶領
域に対応した記憶装置アドレスの内の下位の内容がＲＭ
Ｓアドレスの下位アドレスとして扱われ、双方を結合す
ることによってＲＭＳアドレス全体が生成される。この
アドレスデータが実際にＲＭＳをアクセスする際に使用
される記憶装置アドレスである。 ステップ９０９ ： ステップ９０８で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳに対しアクセス要
求を出す。以上、連続したＬＭＳの記憶領域に対する記
憶装置アクセスが非連続なＲＭＳの記憶領域に対する記
憶装置アクセスに変換される手順の一実施例の詳細を説
明した。
のａ及びｂそして図１０を用いて詳細に説明する。図１
０に於いて、前記の連続したＬＭＳの記憶領域に対する
記憶装置アクセスが非連続なＲＭＳの記憶領域に対する
記憶装置アクセスに変換される手順は、ステップ９０１
からステップ９０９で構成される。以下、各ステップ毎
に変換処理手順を説明する。 ステップ９０１ ： ＬＩＰから連続したＬＭＳの記憶
領域に対する記憶装置アクセスが、その時動作している
ＬＰＡＲに割り当てられている所定のＲＩＤ及び連続し
たＬＭＳの記憶領域に対応したＬＭＳＡＤＲを伴って発
行される。所定のＲＩＤは、信号線８５１を介し、そし
てＬＭＳＡＤＲは、信号線８５２を介してラッチＡ８１
０に入力される。この時、該ＬＰＡＲが必要とする連続
した記憶領域は、ＲＭＳの非連続な記憶領域に、既に分
割され割り当てられており、アドレス再構成アレイ８３
０のそれぞれのブロック８６０のそれぞれのホスト実ア
ドレスエントリは、該ＬＰＡＲが必要とする連続した記
憶領域をＲＭＳの非連続な記憶領域に対応付けて、既に
割り当てられている。 ステップ９０２ ： 信号線８５１を介して送られて来
た所定のＲＩＤは、ラッチＡ８１０の部分ｂにラッチさ
れ、信号線８５２を介して送られて来たＬＭＳＡＤＲ
は、ラッチＡ８１０の部分ｅにラッチされる。 ステップ９０３ ： ラッチＡ８１０は、信号線８５１
及び信号線８５２を入力とし、信号線８５１及び信号線
８５２を介して送られて来た所定のＲＩＤ及び連続した
ＬＭＳの記憶領域に対応した記憶装置アドレスを一旦蓄
えておく中継ラッチであり、ラッチＡ８１０の部分ｂに
ラッチされている所定のＲＩＤの値と、ラッチＡ８１０
の部分ｅにラッチされているＬＭＳＡＤＲの値の上位部
分をセレクタ８２０に対し信号線８５４を介して送出す
る。同時に、ラッチＡ８１０の部分ｅにラッチされてい
るＬＭＳＡＤＲの値の下位部分をラッチＢ８４０に対し
信号線８５５を介して送出する。 ステップ９０４ ： セレクタ８２０は、信号線８５４
を介して送られて来た所定のＲＩＤの値を用いて、アド
レス再構成アレイ８３０を構成している複数のブロック
のうちの１つのブロックを選択する指示を、信号線８５
６を介してアドレス再構成アレイ８３０に出す。アドレ
ス再構成アレイ８３０は、信号線８５６を介して送られ
て来た値を用いて、対応する１つのブロックを選択す
る。 ステップ９０５ ： セレクタ８２０は、信号線８５４
を介して送られて来たＬＭＳＡＤＲの値の上位部分を用
いて、ステップ９０４で選択された１つのブロック内の
複数のホスト実アドレスエントリから１つのホスト実ア
ドレスエントリを選択する旨の指示を、信号線８５６を
介してアドレス再構成アレイ８３０に出す。アドレス再
構成アレイ８３０は、該ブロック内の複数のホスト実ア
ドレスエントリから１つのホスト実アドレスエントリを
選択し、該ホスト実アドレスエントリの内容を信号線８
５７を介して、ラッチＢ８４０に送出する。 ステップ９０６ ： ラッチＢ８４０は、信号線８５７
を介して送られて来た、アドレス再構成アレイ８３０の
複数のブロックのうちの選択されたブロック内のホスト
実アドレスエントリの内容をラッチし、該ホスト実アド
レスエントリのＶフィールドが有効であるか無効である
かをテストする。該ホスト実アドレスエントリのＶフィ
ールドが有効であれば、ステップ９０８に行き、該ホス
ト実アドレスエントリのＶフィールドが無効であれば、
ステップ９０７に行く。 ステップ９０７ ： このステップは、選択されたホス
ト実アドレスエントリのＶフィールドが無効の場合に実
行され、アドレス指定例外のプログラム割込み要因が生
成され、この記憶装置アクセス動作は中断される。ホス
ト実アドレスエントリのＶフィールドが無効であるとい
うことは、該当する記憶領域が未割り当てであるか又は
オフラインである事を示す。 ステップ９０８ ： このステップは、選択されたホス
ト実アドレスエントリのＶフィールドが有効の場合に実
行され、ラッチＢ８４０は、信号線８５７を介して送ら
れて来た、アドレス再構成アレイ８３０の複数のブロッ
クのうちの選択されたブロック内のホスト実アドレスエ
ントリの内容をラッチＢ８４０の上位部分にラッチし、
更に、信号線８５５を介して送られて来た連続したＬＭ
Ｓの記憶領域に対応した記憶装置アドレスの内の下位の
内容をラッチＢ８４０の下位部分にラッチする。つま
り、本ステップでは、ホスト実アドレスフィールドの内
容がＲＭＳアドレスの上位アドレスとして扱われ、信号
線８５５を介して送られて来た連続したＬＭＳの記憶領
域に対応した記憶装置アドレスの内の下位の内容がＲＭ
Ｓアドレスの下位アドレスとして扱われ、双方を結合す
ることによってＲＭＳアドレス全体が生成される。この
アドレスデータが実際にＲＭＳをアクセスする際に使用
される記憶装置アドレスである。 ステップ９０９ ： ステップ９０８で得られたＲＭＳ
の記憶装置アドレスを用いて、ＲＭＳに対しアクセス要
求を出す。以上、連続したＬＭＳの記憶領域に対する記
憶装置アクセスが非連続なＲＭＳの記憶領域に対する記
憶装置アクセスに変換される手順の一実施例の詳細を説
明した。
【００３５】次に、アドレス再構成アレイ８３０の複数
のブロック内のホスト実アドレスエントリの内容を動的
に変更する手順の一実施例を図９のａ及びｂを用いて説
明する。
のブロック内のホスト実アドレスエントリの内容を動的
に変更する手順の一実施例を図９のａ及びｂを用いて説
明する。
【００３６】ＬＩＰからアドレス再構成アレイ８３０の
複数のブロック内のホスト実アドレスエントリの内容を
動的に変更する要求が発せられると、該要求で指定され
たＲＩＤ及び連続したＬＭＳの記憶領域に対応したＬＭ
ＳＡＤＲが要求に付随して送出され、該ＲＩＤは、信号
線８５１を介し、該ＬＭＳＡＤＲは、信号線８５２を介
してラッチＡ８１０に入力される。信号線８５１を介し
て送られて来たＲＩＤは、ラッチＡ８１０の部分ｂにラ
ッチされ、信号線８５２を介して送られて来たＬＭＳＡ
ＤＲは、ラッチＡ８１０の部分ｅにラッチされる。ラッ
チＡ８１０は、信号線８５１及び信号線８５２を介して
送られて来たＲＩＤ及び連続したＬＭＳの記憶領域に対
応した記憶装置アドレスをラッチし、ラッチＡ８１０の
部分ｂにラッチされているＲＩＤの値と、ラッチＡ８１
０の部分ｅにラッチされているＬＭＳＡＤＲの値の上位
部分をセレクタ８２０に対し信号線８５４を介して送出
する。セレクタ８２０は、信号線８５４を介して送られ
て来たＲＩＤの値を用いて、アドレス再構成アレイ８３
０を構成している複数のブロックのうちの１つのブロッ
クを選択する旨の指示を、信号線８５６を介してアドレ
ス再構成アレイ８３０に送出する。アドレス再構成アレ
イ８３０は、信号線８５６を介して送られて来た値を用
いて、対応する１つのブロックを選択する。セレクタ８
２０は、信号線８５４を介して送られて来たＬＭＳＡＤ
Ｒの値の上位部分を用いて、選択された１つのブロック
内の複数のホスト実アドレスエントリから１つのホスト
実アドレスエントリを選択する旨の指示を、信号線８５
６を介してアドレス再構成アレイ８３０に送出する。ア
ドレス再構成アレイ８３０は、該ブロック内の複数のホ
スト実アドレスエントリから１つのホスト実アドレスエ
ントリを選択し、該ホスト実アドレスエントリに対し、
信号線８５３を介して送られて来ているところの、選択
されたブロック内のホスト実アドレスエントリへの書き
込みデータを書き込む。以上の一連のホスト実アドレス
エントリに対する書き込み操作を動的に行う事に依っ
て、任意のＲＩＤを持つ任意の連続したＬＭＳの記憶領
域のＬＭＳＡＤＲに対応するＲＭＳアドレスを動的に任
意に変更する事が出来、更に、該ホスト実アドレスエン
トリのＶフィールドを有効から無効に書き替える事に依
り、該ＬＭＳＡＤＲ領域を動的に切り離す事が出来、該
ホスト実アドレスエントリのＶフィールドが無効から有
効に書き替える事に依り、該ＬＭＳＡＤＲ領域を動的に
接続する事が出来る。
複数のブロック内のホスト実アドレスエントリの内容を
動的に変更する要求が発せられると、該要求で指定され
たＲＩＤ及び連続したＬＭＳの記憶領域に対応したＬＭ
ＳＡＤＲが要求に付随して送出され、該ＲＩＤは、信号
線８５１を介し、該ＬＭＳＡＤＲは、信号線８５２を介
してラッチＡ８１０に入力される。信号線８５１を介し
て送られて来たＲＩＤは、ラッチＡ８１０の部分ｂにラ
ッチされ、信号線８５２を介して送られて来たＬＭＳＡ
ＤＲは、ラッチＡ８１０の部分ｅにラッチされる。ラッ
チＡ８１０は、信号線８５１及び信号線８５２を介して
送られて来たＲＩＤ及び連続したＬＭＳの記憶領域に対
応した記憶装置アドレスをラッチし、ラッチＡ８１０の
部分ｂにラッチされているＲＩＤの値と、ラッチＡ８１
０の部分ｅにラッチされているＬＭＳＡＤＲの値の上位
部分をセレクタ８２０に対し信号線８５４を介して送出
する。セレクタ８２０は、信号線８５４を介して送られ
て来たＲＩＤの値を用いて、アドレス再構成アレイ８３
０を構成している複数のブロックのうちの１つのブロッ
クを選択する旨の指示を、信号線８５６を介してアドレ
ス再構成アレイ８３０に送出する。アドレス再構成アレ
イ８３０は、信号線８５６を介して送られて来た値を用
いて、対応する１つのブロックを選択する。セレクタ８
２０は、信号線８５４を介して送られて来たＬＭＳＡＤ
Ｒの値の上位部分を用いて、選択された１つのブロック
内の複数のホスト実アドレスエントリから１つのホスト
実アドレスエントリを選択する旨の指示を、信号線８５
６を介してアドレス再構成アレイ８３０に送出する。ア
ドレス再構成アレイ８３０は、該ブロック内の複数のホ
スト実アドレスエントリから１つのホスト実アドレスエ
ントリを選択し、該ホスト実アドレスエントリに対し、
信号線８５３を介して送られて来ているところの、選択
されたブロック内のホスト実アドレスエントリへの書き
込みデータを書き込む。以上の一連のホスト実アドレス
エントリに対する書き込み操作を動的に行う事に依っ
て、任意のＲＩＤを持つ任意の連続したＬＭＳの記憶領
域のＬＭＳＡＤＲに対応するＲＭＳアドレスを動的に任
意に変更する事が出来、更に、該ホスト実アドレスエン
トリのＶフィールドを有効から無効に書き替える事に依
り、該ＬＭＳＡＤＲ領域を動的に切り離す事が出来、該
ホスト実アドレスエントリのＶフィールドが無効から有
効に書き替える事に依り、該ＬＭＳＡＤＲ領域を動的に
接続する事が出来る。
【００３７】以上説明した如く本発明においては、ＬＰ
ＡＲをアクティベーションする場合の記憶領域割り当て
時、該ＬＰＡＲで必要とされる記憶容量より大きいか等
しい連続した空き記憶領域が無い場合、非連続な複数の
空き記憶領域のホスト実アドレスデータをアドレス再構
成アレイ８３０の該ブロック内の複数のホスト実アドレ
スエントリに設定し、保存しておく事に依り、該ＬＰＡ
Ｒが指定する連続した記憶領域をアクセスする際に指定
する連続した記憶アドレスを、非連続な複数の記憶領域
のアドレス再構成アレイ８３０の該ブロック内の複数の
ホスト実アドレスエントリの値をアドレス変換過程内で
の変換操作の一部で使用し、非連続な物理記憶アドレス
に変換する事に依って実記憶装置の未使用記憶領域が連
続していなくても、あたかも連続した未使用記憶領域を
割り当てる如くに記憶領域割り当てる手段を与える。
ＡＲをアクティベーションする場合の記憶領域割り当て
時、該ＬＰＡＲで必要とされる記憶容量より大きいか等
しい連続した空き記憶領域が無い場合、非連続な複数の
空き記憶領域のホスト実アドレスデータをアドレス再構
成アレイ８３０の該ブロック内の複数のホスト実アドレ
スエントリに設定し、保存しておく事に依り、該ＬＰＡ
Ｒが指定する連続した記憶領域をアクセスする際に指定
する連続した記憶アドレスを、非連続な複数の記憶領域
のアドレス再構成アレイ８３０の該ブロック内の複数の
ホスト実アドレスエントリの値をアドレス変換過程内で
の変換操作の一部で使用し、非連続な物理記憶アドレス
に変換する事に依って実記憶装置の未使用記憶領域が連
続していなくても、あたかも連続した未使用記憶領域を
割り当てる如くに記憶領域割り当てる手段を与える。
【００３８】更に、該ＬＰＡＲへのＲＭＳ割り当て時、
ＬＰＡＲ上で動作するＯＳからＬＭＳの一部をオフライ
ンコマンド又はオンラインコマンドを用いて切り離した
り又は接続する場合、前記複数の記憶領域のハードウェ
アで保存されている該ホスト実アドレスエントリのＶフ
ィールドを有効又は無効に書き替える事に依り、前記Ｒ
ＭＳ内の分割されたＲＭＳ領域内の複数の記憶領域の位
置及び容量を動的に変更する機能を持たせる事に依っ
て、一旦割り当てられた後、ＬＰＡＲ上で動作するＯＳ
からＬＭＳの一部をオフラインコマンドを用いて切り離
したりする場合、該ＬＭＳ領域に対応するＲＭＳ領域を
使用状態から未使用状態にする動的再構成を実現出来
る。
ＬＰＡＲ上で動作するＯＳからＬＭＳの一部をオフライ
ンコマンド又はオンラインコマンドを用いて切り離した
り又は接続する場合、前記複数の記憶領域のハードウェ
アで保存されている該ホスト実アドレスエントリのＶフ
ィールドを有効又は無効に書き替える事に依り、前記Ｒ
ＭＳ内の分割されたＲＭＳ領域内の複数の記憶領域の位
置及び容量を動的に変更する機能を持たせる事に依っ
て、一旦割り当てられた後、ＬＰＡＲ上で動作するＯＳ
からＬＭＳの一部をオフラインコマンドを用いて切り離
したりする場合、該ＬＭＳ領域に対応するＲＭＳ領域を
使用状態から未使用状態にする動的再構成を実現出来
る。
【００３９】更に、前記複数の記憶領域のハードウェア
で保存されている該ホスト実アドレスエントリのＶフィ
ールドを有効又は無効に書き替えると同時に、対応する
ホスト実アドレスフィールドを書き替える事に依り、Ｌ
ＭＳアドレスとＲＭＳアドレスとの対応を動的に変更す
る事が出来る。
で保存されている該ホスト実アドレスエントリのＶフィ
ールドを有効又は無効に書き替えると同時に、対応する
ホスト実アドレスフィールドを書き替える事に依り、Ｌ
ＭＳアドレスとＲＭＳアドレスとの対応を動的に変更す
る事が出来る。
【００４０】その結果、システムの操作性の向上が図ら
れ、更に実記憶装置の使用効率を向上させた記憶装置の
領域再構成制御方式を実現できる。尚本例では、ハード
ウェア論理を用いた領域再構成制御方式を例示したが、
マイクロプログラム制御で行っても良いことは云うまで
もない。
れ、更に実記憶装置の使用効率を向上させた記憶装置の
領域再構成制御方式を実現できる。尚本例では、ハード
ウェア論理を用いた領域再構成制御方式を例示したが、
マイクロプログラム制御で行っても良いことは云うまで
もない。
【００４１】
【発明の効果】本発明によれば、仮想計算機の論理記憶
装置のアドレスの実記憶装置のアドレスへの変換、論理
記憶装置の複数の記憶領域と実記憶装置の複数の実記憶
領域との対応関係の設定及び変更、そして該対応関係の
無効化及び有効化をコストを抑えて実現でき、かつ、シ
ステムの操作性を向上する共に実記憶装置の使用効率を
向上することができる。
装置のアドレスの実記憶装置のアドレスへの変換、論理
記憶装置の複数の記憶領域と実記憶装置の複数の実記憶
領域との対応関係の設定及び変更、そして該対応関係の
無効化及び有効化をコストを抑えて実現でき、かつ、シ
ステムの操作性を向上する共に実記憶装置の使用効率を
向上することができる。
【図１】従来技術である仮想計算機に対する実計算機の
共用の構成の概念を示す図である。
共用の構成の概念を示す図である。
【図２】従来技術である実計算機上で動作する複数の仮
想計算機と、それぞれの仮想計算機が使用する記憶装置
の領域配分の構成の概念を示す図である。
想計算機と、それぞれの仮想計算機が使用する記憶装置
の領域配分の構成の概念を示す図である。
【図３】従来技術における、それぞれの仮想計算機が使
用する実記憶装置の領域の対応と、一部の仮想計算機が
実記憶装置を使用しなくなった場合のそれぞれの仮想計
算機が使用する実記憶装置の領域の対応を示す図であ
る。
用する実記憶装置の領域の対応と、一部の仮想計算機が
実記憶装置を使用しなくなった場合のそれぞれの仮想計
算機が使用する実記憶装置の領域の対応を示す図であ
る。
【図４】実記憶装置の非連続な空き領域に１つの仮想計
算機の連続した記憶領域に割り当てた例を示した図であ
る。
算機の連続した記憶領域に割り当てた例を示した図であ
る。
【図５】従来技術における、連続した論理記憶の記憶領
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順の概
略を示したフローチャートである。
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順の概
略を示したフローチャートである。
【図６】従来技術における、連続した論理記憶の記憶領
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順の詳
細な例を示したフローチャートである。
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順の詳
細な例を示したフローチャートである。
【図７】従来技術における、図６に示した変換手順を実
現する上で使用されるハードウェアの詳細な例を示す論
理ブロック図である。
現する上で使用されるハードウェアの詳細な例を示す論
理ブロック図である。
【図８】実施例における、連続したＬＭＳの記憶領域に
対する記憶装置アクセスが非連続なＲＭＳの記憶領域に
対する記憶装置アクセスに変換される手順の概略を示し
たフローチャートである。
対する記憶装置アクセスが非連続なＲＭＳの記憶領域に
対する記憶装置アクセスに変換される手順の概略を示し
たフローチャートである。
【図９】実施例におけるハードウェアの構成を示す論理
ブロック図およびアドレス再構成アレイを構成するブロ
ック群の内の１つのブロックの詳細な構成を示す図であ
る。
ブロック図およびアドレス再構成アレイを構成するブロ
ック群の内の１つのブロックの詳細な構成を示す図であ
る。
【図１０】実施例における、連続した論理記憶の記憶領
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順を詳
細に示したフローチャートである。
域に対する記憶装置アクセスが非連続な実記憶装置の記
憶領域に対する記憶装置アクセスに変換される手順を詳
細に示したフローチャートである。
２１０ 実中央処理装置 ２２１，２２２，２２３ 仮想計算機 ２３１，２３２，２３３ 論理中央処理装置 ２４０ 実記憶装置 ７０１，７０２，７０３，７０４，７０５，７０６，７
０７ 加算器 ７１１，７１２， 減算器 ７２１，７２２，７２３ 比較器 ７３１，７３２ ゼロ検出器 ７４１ セレクタ ８１０、８４０ ラッチ ８２０ セレクタ ８３０ アドレス再構成アレイ ８６０ ブロック
０７ 加算器 ７１１，７１２， 減算器 ７２１，７２２，７２３ 比較器 ７３１，７３２ ゼロ検出器 ７４１ セレクタ ８１０、８４０ ラッチ ８２０ セレクタ ８３０ アドレス再構成アレイ ８６０ ブロック
Claims (3)
- 【請求項１】 中央処理装置と記憶装置から構成され、
該記憶装置の実記憶領域を複数の分割記憶領域に論理的
に分割し、前記中央処理装置上で動作する仮想計算機の
論理記憶装置に前記分割記憶領域を割り当てる情報処理
装置に於ける記憶装置の領域再構成制御方式であって、 上位アドレスにより分割された前記論理記憶装置の各領
域対応に割り当てられた記憶エントリに前記分割記憶領
域の先頭アドレスを示す上位アドレスを格納した記憶ブ
ロックを各仮想計算機毎に設けたアドレス再構成アレイ
と、 前記仮想計算機から発行された該仮想計算機の識別子と
論理記憶装置のアドレスに基づき該識別子に対応する前
記アドレス再構成アレイ内の記憶ブロックを選択すると
共に該記憶ブロックから前記論理記憶装置のアドレスの
内の上位アドレスに対応する記憶エントリを選択する選
択手段を備え、 前記仮想計算機から、アドレス変換要求が発行され、選
択手段に対して該仮想計算機の識別子と論理記憶装置の
アドレスが発行されたとき、前記選択手段により前記ア
ドレス再構成アレイの該識別子に対応する記憶ブロック
内の該論理記憶装置のアドレスの上位アドレスに対応す
る記憶エントリに格納されている前記分割記憶領域の先
頭アドレスを示す上位アドレスを読み出し、該読み出さ
れた分割記憶領域の先頭アドレスを示す上位アドレスと
前記発行された論理記憶装置のアドレスの下位アドレス
とを結合して前記記憶装置の実記憶領域のアドレスを生
成し、 前記仮想計算機から、前記アドレス再構成アレイの内容
の変更要求が発行され、前記選択手段に対して該仮想計
算機の識別子と論理記憶装置のアドレスが発行され、前
記アドレス再構成アレイに対して前記分割記憶領域の先
頭アドレスを示す上位アドレスが発行されたとき、前記
選択手段により、該識別子に対応する前記アドレス再構
成アレイ内の記憶ブロックを選択すると共に該記憶ブロ
ック内の前記発行された論理記憶装置のアドレスの上位
アドレスに対応する記憶エントリを選択し、該選択され
た記憶エントリに前記発行された分割記憶領域の先頭ア
ドレスを示す上位アドレス書き込み、該選択された記憶
エントリの内容を変更することを特徴とする記憶装置の
領域再構成制御方式。 - 【請求項２】 請求項１記載の記憶装置の領域再構成制
御方式において、 前記記憶エントリは、該記憶エントリが有効であるか無
効であるかを示す有効表示フィールドと前記記憶装置の
実記憶領域の分割記憶領域の先頭アドレスの上位アドレ
スを示すホスト実アドレスフィールドから構成され、 前記仮想計算機からのアドレス変換要求により前記記憶
エントリが選択されて読み出され、該読み出され記憶エ
ントリの有効表示フィールドが無効を示すとき、該仮想
計算機に対しアドレス指定例外のプログラム割込み要因
を報告し、有効を示すとき、アドレス変換を実行し、得
られたアドレスを有効な実記憶領域のアドレスとし、 前記仮想計算機からの前記アドレス再構成アレイの内容
の変更要求により選択された記憶エントリの内容を、前
記アドレス再構成アレイに対して発行された前記有効表
示フィールド情報とホスト実アドレスフィールド情報に
より変更することを特徴とする記憶装置の領域再構成制
御方式。 - 【請求項３】 請求項２記載の記憶装置の領域再構成制
御方式において、 前記仮想計算機から前記アドレス再構成アレイの内容の
変更要求が発行され、前記アドレス再構成アレイに対し
て前記有効表示フィールド情報のみが発行されたときは
選択された前記記憶エントリの有効表示フィールドのみ
を変更し、前記ホスト実アドレスフィールド情報のみが
発行されたときは選択された前記記憶エントリのホスト
実アドレスフィールドのみを変更することを特徴とする
記憶装置の領域再構成制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072536A JPH07262093A (ja) | 1994-03-17 | 1994-03-17 | 記憶装置の領域再構成制御方式 |
| US08/402,371 US5684974A (en) | 1994-03-17 | 1995-03-13 | Method and apparatus for controlling reconfiguration of storage-device memory areas |
| US08/813,633 US6128714A (en) | 1994-03-17 | 1997-03-07 | Method of processing a data move instruction for moving data between main storage and extended storage and data move instruction processing apparatus |
| US09/454,592 US6324630B1 (en) | 1994-03-17 | 1999-12-07 | Method of processing a data move instruction for moving data between main storage and extended storage and data move instruction processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6072536A JPH07262093A (ja) | 1994-03-17 | 1994-03-17 | 記憶装置の領域再構成制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07262093A true JPH07262093A (ja) | 1995-10-13 |
Family
ID=13492180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6072536A Pending JPH07262093A (ja) | 1994-03-17 | 1994-03-17 | 記憶装置の領域再構成制御方式 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH07262093A (ja) |
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1995
- 1995-03-13 US US08/402,371 patent/US5684974A/en not_active Expired - Fee Related
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| US5684974A (en) | 1997-11-04 |
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