JPH07134672A - 表示データ読み出し回路 - Google Patents
表示データ読み出し回路Info
- Publication number
- JPH07134672A JPH07134672A JP5279599A JP27959993A JPH07134672A JP H07134672 A JPH07134672 A JP H07134672A JP 5279599 A JP5279599 A JP 5279599A JP 27959993 A JP27959993 A JP 27959993A JP H07134672 A JPH07134672 A JP H07134672A
- Authority
- JP
- Japan
- Prior art keywords
- display data
- address
- circuit
- cpu
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Memory System (AREA)
- Image Input (AREA)
- Microcomputers (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高速動作の可能なＭＰＵを提供する。
【構成】 メモリ２と、前記メモリからの命令の読み出
しの後に自動的にリフレッシュ動作を行うＣＰＵ１ａ
と、これらメモリ及びＣＰＵ間のデータ交換を行う為の
アドレスバス４ａ及びデータバス４ｂを備えたＭＰＵ１
において、前記メモリに格納されている表示データに基
づいて表示装置３にデータの表示をおこなう表示データ
読み出し回路が示されている。この表示データ読み出し
回路は、表示データアドレスを格納する表示データアド
レス回路と、前記表示データアドレス回路及び前記ＣＰ
Ｕに接続され、前記ＣＰＵからのリフレッシュ信号がイ
ネーブルの場合には前記表示データアドレス回路からの
表示データアドレスを前記アドレスバスに出力し、前記
ＣＰＵからのリフレッシュ信号がイネーブルでない場合
には前記ＣＰＵから出力されたアドレスを前記アドレス
バスに出力するアドレス出力回路を備える。
しの後に自動的にリフレッシュ動作を行うＣＰＵ１ａ
と、これらメモリ及びＣＰＵ間のデータ交換を行う為の
アドレスバス４ａ及びデータバス４ｂを備えたＭＰＵ１
において、前記メモリに格納されている表示データに基
づいて表示装置３にデータの表示をおこなう表示データ
読み出し回路が示されている。この表示データ読み出し
回路は、表示データアドレスを格納する表示データアド
レス回路と、前記表示データアドレス回路及び前記ＣＰ
Ｕに接続され、前記ＣＰＵからのリフレッシュ信号がイ
ネーブルの場合には前記表示データアドレス回路からの
表示データアドレスを前記アドレスバスに出力し、前記
ＣＰＵからのリフレッシュ信号がイネーブルでない場合
には前記ＣＰＵから出力されたアドレスを前記アドレス
バスに出力するアドレス出力回路を備える。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロプロセッサ
ユニット（以下、ＭＰＵと呼ぶ）により、メモリから表
示データを読み出す表示データ読み出し回路に関する。
ユニット（以下、ＭＰＵと呼ぶ）により、メモリから表
示データを読み出す表示データ読み出し回路に関する。
【０００２】
【従来の技術】８ビットのマイクロプロセッサの代表的
なものとしてザイログ社のＺ８０がある。これは、現在
でも民生機器用電子分野のＭＰＵとして広く用いられて
いる。このようなＭＰＵを用いた回路において、メモリ
に形成された表示データを、液晶画面等の表示装置に転
送する場合、次のような２つの代表的な方法がある。
なものとしてザイログ社のＺ８０がある。これは、現在
でも民生機器用電子分野のＭＰＵとして広く用いられて
いる。このようなＭＰＵを用いた回路において、メモリ
に形成された表示データを、液晶画面等の表示装置に転
送する場合、次のような２つの代表的な方法がある。
【０００３】第１の方法は、図４に示すように、ＭＰＵ
１の実行するプログラムのルーチンに表示データ転送の
為のサブルーチンコールを設け、そのルーチンの中で表
示データの読み出し及び書き込みを繰り返す方法であ
る。即ち、ＭＰＵ１が出力するデータ転送要求信号５を
受けて、メモリ２はバス４にデータを乗せる。一方、表
示装置３は、ＭＰＵ１からのデータ取込要求信号６に応
じて、バス４上のデータを取り込む。これを必要な回数
ｎだけ繰り返して、表示データの転送が行われる。図５
は、この処理のチャートフローである。
１の実行するプログラムのルーチンに表示データ転送の
為のサブルーチンコールを設け、そのルーチンの中で表
示データの読み出し及び書き込みを繰り返す方法であ
る。即ち、ＭＰＵ１が出力するデータ転送要求信号５を
受けて、メモリ２はバス４にデータを乗せる。一方、表
示装置３は、ＭＰＵ１からのデータ取込要求信号６に応
じて、バス４上のデータを取り込む。これを必要な回数
ｎだけ繰り返して、表示データの転送が行われる。図５
は、この処理のチャートフローである。
【０００４】第２の方法は、図６に示すように、ＭＰＵ
１の内部にコアＣＰＵ１ａとは別にダイレクトメモリア
クセス回路（以下、ＤＭＡと呼ぶ）１ｂを構成し、この
ＤＭＡ１ｂを経由して表示データを直接メモリ２から表
示装置３へ高速に転送する方法である。即ち、ＤＭＡ１
ｂは、コアＣＰＵ１ａに対してバス開放要求信号１ｃを
出力する。これにより、コアＣＰＵ１ａは一旦処理を中
断し、ＤＭＡ１ｂにバス４を解放する。そして、ＤＭＡ
１ｂは表示データを直接メモリ２から表示装置３へ転送
する。この処理の流れを、図７に示す。
１の内部にコアＣＰＵ１ａとは別にダイレクトメモリア
クセス回路（以下、ＤＭＡと呼ぶ）１ｂを構成し、この
ＤＭＡ１ｂを経由して表示データを直接メモリ２から表
示装置３へ高速に転送する方法である。即ち、ＤＭＡ１
ｂは、コアＣＰＵ１ａに対してバス開放要求信号１ｃを
出力する。これにより、コアＣＰＵ１ａは一旦処理を中
断し、ＤＭＡ１ｂにバス４を解放する。そして、ＤＭＡ
１ｂは表示データを直接メモリ２から表示装置３へ転送
する。この処理の流れを、図７に示す。
【０００５】
【発明が解決しようとする課題】前記第１の方法では、
予めプログラムの一部として表示データ読み出しルーチ
ンを作成しなければならず、プログラムのステップ数が
増え、その分手間がかかる。それよりも、問題なのは、
表示データ読み出しルーチンの実行中は、ＭＰＵ１は他
の処理をすることはできない。これは、表示画面の大型
化に伴う、昨今の表示データの増加の流れでは、前記表
示データ読み出しルーチンの占める処理時間の割合が大
きくなり、プログラム全体の処理速度が低下することに
なる。
予めプログラムの一部として表示データ読み出しルーチ
ンを作成しなければならず、プログラムのステップ数が
増え、その分手間がかかる。それよりも、問題なのは、
表示データ読み出しルーチンの実行中は、ＭＰＵ１は他
の処理をすることはできない。これは、表示画面の大型
化に伴う、昨今の表示データの増加の流れでは、前記表
示データ読み出しルーチンの占める処理時間の割合が大
きくなり、プログラム全体の処理速度が低下することに
なる。
【０００６】又、前記第２の方法でも、表示データ読み
出しルーチンの実行中は、ＤＭＡ１ｂは、コアＣＰＵ１
ａに対してバス開放要求信号を出力しており、ＭＰＵ１
の内部アドレス／データバスはＤＭＡ１ｂの処理の為の
みに解放されている。従って、やはり、コアＣＰＵ１ａ
はバス４を用いる他の処理をすることはできない。
出しルーチンの実行中は、ＤＭＡ１ｂは、コアＣＰＵ１
ａに対してバス開放要求信号を出力しており、ＭＰＵ１
の内部アドレス／データバスはＤＭＡ１ｂの処理の為の
みに解放されている。従って、やはり、コアＣＰＵ１ａ
はバス４を用いる他の処理をすることはできない。
【０００７】従って、本発明の目的は、次の３点を同時
に達成することにより、高速動作の可能なＭＰＵを提供
することである。
に達成することにより、高速動作の可能なＭＰＵを提供
することである。
【０００８】１）プログラムの一部として特別な表示デ
ータ読み出しルーチンを必要としない。
ータ読み出しルーチンを必要としない。
【０００９】２）ＭＰＵが、バスを利用する他の作業を
実行中でも、メモリから表示装置への表示データの転送
を行える。
実行中でも、メモリから表示装置への表示データの転送
を行える。
【００１０】３）コアＣＰＵに対してバス開放要求信号
を出力する必要がない。
を出力する必要がない。
【００１１】
【課題を解決するための手段】前記目的を達成する為
に、メモリと、前記メモリからの命令の読み出しの後に
自動的にレフレッシュ動作を行うＣＰＵと、これらメモ
リ及びＣＰＵ間のデータ交換を行う為のアドレスバス及
びデータバスを備えたＭＰＵにおいて、前記メモリに格
納されている表示データに基づいて表示装置にデータの
表示をおこなう本発明による表示データ読み出し回路
は、表示データアドレスを格納する表示データアドレス
回路と、前記表示データアドレス回路及び前記ＣＰＵに
接続され、前記ＣＰＵからのレフレッシュ信号がイネー
ブルの場合には前記表示データアドレス回路からの表示
データアドレスを前記アドレスバスに出力し、前記ＣＰ
Ｕからのレフレッシュ信号がイネーブルでない場合には
前記ＣＰＵから出力されたアドレスを前記アドレスバス
に出力するアドレス出力回路を備えている。
に、メモリと、前記メモリからの命令の読み出しの後に
自動的にレフレッシュ動作を行うＣＰＵと、これらメモ
リ及びＣＰＵ間のデータ交換を行う為のアドレスバス及
びデータバスを備えたＭＰＵにおいて、前記メモリに格
納されている表示データに基づいて表示装置にデータの
表示をおこなう本発明による表示データ読み出し回路
は、表示データアドレスを格納する表示データアドレス
回路と、前記表示データアドレス回路及び前記ＣＰＵに
接続され、前記ＣＰＵからのレフレッシュ信号がイネー
ブルの場合には前記表示データアドレス回路からの表示
データアドレスを前記アドレスバスに出力し、前記ＣＰ
Ｕからのレフレッシュ信号がイネーブルでない場合には
前記ＣＰＵから出力されたアドレスを前記アドレスバス
に出力するアドレス出力回路を備えている。
【００１２】即ち、現在８ビットＣＰＵの主な応用分野
となっている昨今の民生用電子機器分野では、産業用分
野とは違い低消費電力化が進み、メモリにＤＲＡＭを用
いることは希となっており、代わりにＳＲＡＭがメモリ
として広く使われている。
となっている昨今の民生用電子機器分野では、産業用分
野とは違い低消費電力化が進み、メモリにＤＲＡＭを用
いることは希となっており、代わりにＳＲＡＭがメモリ
として広く使われている。
【００１３】従って、Ｚ８０ＣＰＵといった８ビットＣ
ＰＵでは、レフレッシュ信号はもはやその役割を果たさ
なくなっており、それによるバスの占有は全く無駄な期
間となっている。本発明ではこのリフレッシュ期間を利
用して、表示データの転送を行おうとするものである。
ＰＵでは、レフレッシュ信号はもはやその役割を果たさ
なくなっており、それによるバスの占有は全く無駄な期
間となっている。本発明ではこのリフレッシュ期間を利
用して、表示データの転送を行おうとするものである。
【００１４】
【作用】本発明の表示データ読み出し回路によれば、レ
フレッシュ期間に表示データの表示装置３への転送はな
されるので、Ｚ８０ＣＰＵの動作は中断することなく行
われる。
フレッシュ期間に表示データの表示装置３への転送はな
されるので、Ｚ８０ＣＰＵの動作は中断することなく行
われる。
【００１５】
【実施例】図１に本発明の好適な実施例による表示デー
タ読み出し回路を用いたデータ処理システムを示す。
タ読み出し回路を用いたデータ処理システムを示す。
【００１６】このシステムは、表示データ及びその他の
データを記憶するメモリ２と、このメモリ２を用いてデ
ータ処理を行うＭＰＵ１と、この処理で得られたデータ
を表示する表示装置３とからなっている。又、ＭＰＵ１
は、実際のデータ演算や転送を行う８ビットＣＰＵであ
るＺ８０ＣＰＵ１ａと、このＺ８０ＣＰＵ１ａの力を借
りず独力でメモリ２から表示装置３への表示データの転
送を行い得る表示データ転送回路１ｄを主要部としてい
る。ここで、上記メモリ２は、スタティックＲＡＭ（Ｓ
ＲＡＭ）を用いる。多くのコンピュータでは、メインメ
モリとしてＤＲＡＭを用いることが多いが、現在８ビッ
トＣＰＵの主な応用分野となっている民生用電子機器分
野、特に電子手帳や電子辞書等では、消費電力の削減や
データの保持の面からＳＲＡＭを用いるのが普通となっ
ている。更に、ＭＰＵ１には、表示データアドレス回路
１ｃと、ＡＮＤ回路であるゲート回路１ｋと、アドレス
切替回路１ｂとを含んでいる。これらについては、全体
の動作と共に後に詳しく説明する。
データを記憶するメモリ２と、このメモリ２を用いてデ
ータ処理を行うＭＰＵ１と、この処理で得られたデータ
を表示する表示装置３とからなっている。又、ＭＰＵ１
は、実際のデータ演算や転送を行う８ビットＣＰＵであ
るＺ８０ＣＰＵ１ａと、このＺ８０ＣＰＵ１ａの力を借
りず独力でメモリ２から表示装置３への表示データの転
送を行い得る表示データ転送回路１ｄを主要部としてい
る。ここで、上記メモリ２は、スタティックＲＡＭ（Ｓ
ＲＡＭ）を用いる。多くのコンピュータでは、メインメ
モリとしてＤＲＡＭを用いることが多いが、現在８ビッ
トＣＰＵの主な応用分野となっている民生用電子機器分
野、特に電子手帳や電子辞書等では、消費電力の削減や
データの保持の面からＳＲＡＭを用いるのが普通となっ
ている。更に、ＭＰＵ１には、表示データアドレス回路
１ｃと、ＡＮＤ回路であるゲート回路１ｋと、アドレス
切替回路１ｂとを含んでいる。これらについては、全体
の動作と共に後に詳しく説明する。
【００１７】Ｚ８０ＣＰＵ１ａの行う命令には、図２に
示すように４種類の命令がある。夫々の先頭バイトはＭ
１サイクルと呼ばれ、通常このサイクルにはＺ８０ＣＰ
Ｕ１ａが次に何をするかという処理情報（オペコード）
が格納されている。このＭ１サイクルでは、必ずＭ１信
号がイネーブルとなり、そのデータが他の一般的なデー
タではなく命令であることを示している。このＭ１サイ
クルは、４クロックからなり、最初の２クロックでは命
令のフェッチが行われ、続いてその解析が行われる。
示すように４種類の命令がある。夫々の先頭バイトはＭ
１サイクルと呼ばれ、通常このサイクルにはＺ８０ＣＰ
Ｕ１ａが次に何をするかという処理情報（オペコード）
が格納されている。このＭ１サイクルでは、必ずＭ１信
号がイネーブルとなり、そのデータが他の一般的なデー
タではなく命令であることを示している。このＭ１サイ
クルは、４クロックからなり、最初の２クロックでは命
令のフェッチが行われ、続いてその解析が行われる。
【００１８】又、後半の２クロックでは、Ｚ８０ＣＰＵ
１ａからはリフレシュアドレスとリフレッシュ信号が出
力される。これは、ＤＲＡＭがメモリとして接続してい
る場合に、記憶保持の為のリフレッシュ動作を行うのに
利用される。このリフレッシュ信号が出力されている
間、Ｍ１信号は立ち下がっており、両者のイネーブル信
号が重なることはない。
１ａからはリフレシュアドレスとリフレッシュ信号が出
力される。これは、ＤＲＡＭがメモリとして接続してい
る場合に、記憶保持の為のリフレッシュ動作を行うのに
利用される。このリフレッシュ信号が出力されている
間、Ｍ１信号は立ち下がっており、両者のイネーブル信
号が重なることはない。
【００１９】次に、図１と共に図３を参照しながら、本
発明による表示データの転送を説明する。
発明による表示データの転送を説明する。
【００２０】まず、Ｍ１サイクルの最初の２クロックで
は、Ｍ１信号の反転信号が信号線１ｆに出力されると共
に、Ｚ８０ＣＰＵ１ａ内部のプログラムカウンタで示さ
れる実アドレスがアドレスバスに出力される。
は、Ｍ１信号の反転信号が信号線１ｆに出力されると共
に、Ｚ８０ＣＰＵ１ａ内部のプログラムカウンタで示さ
れる実アドレスがアドレスバスに出力される。
【００２１】一方、この期間リフレッシュ信号ＲＦＳＨ
の反転信号線１ｅは、ローレベルであり、ゲート回路１
ｋの出力線１ｇはローレベルである。アドレス切替回路
１ｂは、Ｚ８０ＣＰＵ１ａ及び表示データアドレス回路
１ｃから、夫々信号線１ｈ及び信号線１ｉｎを介してア
ドレスを受け、ゲート開閉信号１ｇがローレベルの時に
はＺ８０ＣＰＵ１ａからのアドレスを外部アドレスバス
４ａに出力し、ゲート開閉信号１ｇがハイレベルのとき
には表示データアドレス回路１ｃからのアドレスを外部
アドレスバス４ａに出力する。又、データ転送要求信号
５がイネーブルとなり、メモリ２は、Ｚ８０ＣＰＵ１ａ
からのアドレスに対応して、データバス４ｂに命令デー
タを出力する。
の反転信号線１ｅは、ローレベルであり、ゲート回路１
ｋの出力線１ｇはローレベルである。アドレス切替回路
１ｂは、Ｚ８０ＣＰＵ１ａ及び表示データアドレス回路
１ｃから、夫々信号線１ｈ及び信号線１ｉｎを介してア
ドレスを受け、ゲート開閉信号１ｇがローレベルの時に
はＺ８０ＣＰＵ１ａからのアドレスを外部アドレスバス
４ａに出力し、ゲート開閉信号１ｇがハイレベルのとき
には表示データアドレス回路１ｃからのアドレスを外部
アドレスバス４ａに出力する。又、データ転送要求信号
５がイネーブルとなり、メモリ２は、Ｚ８０ＣＰＵ１ａ
からのアドレスに対応して、データバス４ｂに命令デー
タを出力する。
【００２２】後半の２クロックに入ると、リフレッシュ
信号及びＭ１信号は夫々反転し、ゲート回路１ｋからの
ゲート開閉信号はハイレベルとなる。これにより、アド
レス切替回路１ｂからは表示データアドレス回路１ｃか
ら出力される表示データアドレスが出力され、データバ
ス４ｂに表示データが出力される。一方、表示データア
ドレス回路１ｃは、ゲート開閉信号１ｇに同期して、表
示データ転送回路１ｄにチップイネーブル信号１ｊを出
力する。このチップイネーブル信号１ｊに応答して表示
データ転送回路１ｄはデータバス４上のデータに対応す
る表示データを取り込む。それと並行して、表示データ
アドレス回路１ｃは表示データアドレスをインクリメン
トする。
信号及びＭ１信号は夫々反転し、ゲート回路１ｋからの
ゲート開閉信号はハイレベルとなる。これにより、アド
レス切替回路１ｂからは表示データアドレス回路１ｃか
ら出力される表示データアドレスが出力され、データバ
ス４ｂに表示データが出力される。一方、表示データア
ドレス回路１ｃは、ゲート開閉信号１ｇに同期して、表
示データ転送回路１ｄにチップイネーブル信号１ｊを出
力する。このチップイネーブル信号１ｊに応答して表示
データ転送回路１ｄはデータバス４上のデータに対応す
る表示データを取り込む。それと並行して、表示データ
アドレス回路１ｃは表示データアドレスをインクリメン
トする。
【００２３】この時点で、Ｚ８０ＣＰＵ１ａの動作は次
のサイクルに移り、リフレッシュ信号及びＭ１信号は反
転し、再び命令フェッチが行われ、次に実行すべき命令
の処理が前述の如くに行われる。又、新しいＭ１サイク
ルの開始と並行して、表示データ転送回路１ｄはデータ
バス４ｂ上からのデータに基づいて対応する表示データ
を表示装置３へ転送する。尚、表示データを表示装置３
へ転送する為の表示データバス４ｃは、メモリ２に接続
しているデータバス４ｂとは別のものなので、データの
衝突は起こらない。
のサイクルに移り、リフレッシュ信号及びＭ１信号は反
転し、再び命令フェッチが行われ、次に実行すべき命令
の処理が前述の如くに行われる。又、新しいＭ１サイク
ルの開始と並行して、表示データ転送回路１ｄはデータ
バス４ｂ上からのデータに基づいて対応する表示データ
を表示装置３へ転送する。尚、表示データを表示装置３
へ転送する為の表示データバス４ｃは、メモリ２に接続
しているデータバス４ｂとは別のものなので、データの
衝突は起こらない。
【００２４】
【発明の効果】即ち、本発明によれば、リフレッシュ期
間に表示データの表示装置３への転送はなされるので、
Ｚ８０ＣＰＵの実行速度は、実質的に向上する。
間に表示データの表示装置３への転送はなされるので、
Ｚ８０ＣＰＵの実行速度は、実質的に向上する。
【図１】本発明の実施例による表示データ読み出し回路
のブロックダイアグラムである。
のブロックダイアグラムである。
【図２】Ｚ８０ＣＰＵの命令を示す図である。
【図３】本発明の実施例による表示データ読み出し回路
のタイミングチャート図である。
のタイミングチャート図である。
【図４】従来の表示データ読み出し回路のブロックダイ
アグラムである。
アグラムである。
【図５】従来の表示データ読み出し方法のフローチャー
ト図である。
ト図である。
【図６】従来の別の表示データ読み出し回路のブロック
ダイアグラムである。
ダイアグラムである。
【図７】従来の表示データ読み出し方法のタイミングを
示す図である。
示す図である。
１ ＭＰＵ １ａ Ｚ８０ＣＰＵ １ｂ アドレス切替回路 １ｃ 表示データアドレス回路 １ｄ 表示データ転送回路 ２ メモリ ３ 表示装置 ４ａ アドレスバス ４ｂ データバス ４ｃ 表示データバス ５ データ転送要求信号 ６ 表示データ転送信号
Claims (2)
- 【請求項１】 メモリと、前記メモリからの命令の読み
出しの後に自動的にリフレッシュ動作を行うＣＰＵと、
これらメモリ及びＣＰＵ間のデータ交換を行う為のアド
レスバス及びデータバスを備えたＭＰＵにおいて、前記
メモリに格納されている表示データに基づいて表示装置
にデータの表示をおこなう表示データ読み出し回路であ
って、表示データアドレスを格納する表示データアドレ
ス回路と、前記表示データアドレス回路及び前記ＣＰＵ
に接続され、前記ＣＰＵからのリフレッシュ信号がイネ
ーブルの場合には前記表示データアドレス回路からの表
示データアドレスを前記アドレスバスに出力し、前記Ｃ
ＰＵからのリフレッシュ信号がイネーブルでない場合に
は前記ＣＰＵから出力されたアドレスを前記アドレスバ
スに出力するアドレス出力回路を備えたことを特徴とす
る表示データ読み出し回路。 - 【請求項２】 前記ＣＰＵは、Ｚ８０ＣＰＵであること
を特徴とする請求項１に記載の表示データ読み出し回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279599A JPH07134672A (ja) | 1993-11-09 | 1993-11-09 | 表示データ読み出し回路 |
| US08/338,182 US5706033A (en) | 1993-11-09 | 1994-11-09 | Display data readout circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279599A JPH07134672A (ja) | 1993-11-09 | 1993-11-09 | 表示データ読み出し回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07134672A true JPH07134672A (ja) | 1995-05-23 |
Family
ID=17613236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279599A Pending JPH07134672A (ja) | 1993-11-09 | 1993-11-09 | 表示データ読み出し回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5706033A (ja) |
| JP (1) | JPH07134672A (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4332008A (en) * | 1976-03-09 | 1982-05-25 | Zilog, Inc. | Microprocessor apparatus and method |
| US4342095A (en) * | 1979-04-02 | 1982-07-27 | Harris Corporation | Computer terminal |
| US4462084A (en) * | 1981-02-23 | 1984-07-24 | Gen Rad, Inc. | Bus request buffer circuit for interfacing between field maintenance processor and device specific adaptor |
| JPS5984289A (ja) * | 1982-11-06 | 1984-05-15 | ブラザー工業株式会社 | 画像信号出力装置 |
| JPS60245034A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| US4660156A (en) * | 1984-07-23 | 1987-04-21 | Texas Instruments Incorporated | Video system with single memory space for instruction, program data and display data |
| CA1257719A (en) * | 1985-02-25 | 1989-07-18 | Stephen Maine | Graphics display system |
| AU602213B2 (en) * | 1987-05-28 | 1990-10-04 | Digital Equipment Corporation | Computer work station including video update arrangement |
| JPH01172893A (ja) * | 1987-12-28 | 1989-07-07 | Stanley Electric Co Ltd | 画像処理装置 |
| US5343395A (en) * | 1992-08-26 | 1994-08-30 | Watts Alan B | Aircraft landing guidance system and method |
-
1993
- 1993-11-09 JP JP5279599A patent/JPH07134672A/ja active Pending
-
1994
- 1994-11-09 US US08/338,182 patent/US5706033A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5706033A (en) | 1998-01-06 |
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