JPH07135314A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07135314A JPH07135314A JP5282428A JP28242893A JPH07135314A JP H07135314 A JPH07135314 A JP H07135314A JP 5282428 A JP5282428 A JP 5282428A JP 28242893 A JP28242893 A JP 28242893A JP H07135314 A JPH07135314 A JP H07135314A
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- JP
- Japan
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- pmos
- channel
- forming
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れたサブスレッショールド特性を有する低
しきい値ｐＭＯＳの形成が可能な半導体装置の作製方法
を提供する。 【構成】 ｎ型シリコン基板１にｐウェル４およびｎウ
ェル５を形成した後、その表面にゲート絶縁膜７を形成
し、さらに該ゲート絶縁膜７上に高濃度のｎ型多結晶シ
リコンからなるゲート電極８を積層する。その後、ｐ型
の不純物を前記導電層の上からのイオン注入によって前
記シリコン基板１表面に導入することによって、浅い埋
め込みチャネル１５を有するｐチャネルＭＯＳトランジ
スタを形成する。これにより、チャネル１５における不
純物の拡散を抑え、表面濃度の高い、表面ｐ層の薄いチ
ャネル１５が形成される。
しきい値ｐＭＯＳの形成が可能な半導体装置の作製方法
を提供する。 【構成】 ｎ型シリコン基板１にｐウェル４およびｎウ
ェル５を形成した後、その表面にゲート絶縁膜７を形成
し、さらに該ゲート絶縁膜７上に高濃度のｎ型多結晶シ
リコンからなるゲート電極８を積層する。その後、ｐ型
の不純物を前記導電層の上からのイオン注入によって前
記シリコン基板１表面に導入することによって、浅い埋
め込みチャネル１５を有するｐチャネルＭＯＳトランジ
スタを形成する。これにより、チャネル１５における不
純物の拡散を抑え、表面濃度の高い、表面ｐ層の薄いチ
ャネル１５が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、低しきい値で、優れた
サブスレッショールド特性を有するｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳ）を形成する半導体装置の製造方
法に関する。
サブスレッショールド特性を有するｐチャネルＭＯＳト
ランジスタ（ｐＭＯＳ）を形成する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来より、低しきい値電圧ｐＭＯＳを作
製する方法として、ゲート電極形成前にチャネル部に不
純物をイオン注入により導入し、イオン注入のドーズ量
とエネルギーとを変化させて所望のしきい値電圧を得る
方法が知られている。また、優れたサブスレッショール
ド特性を有する低しきい値電圧ｐＭＯＳを得るために、
ＣＭＯＳ−ＳＪＥＴ構造が検討されている（例えば、
Ｈ．Ｙｏｓｈｉｍｕｒａ，Ｆ．Ｍａｔｓｕｏｋａ，Ｍ．
Ｋａｋｕｍａ，“Ｎｅｗ ＣＭＯＳ Ｓｈａｌｌｏｗ
Ｊｕｎｃｔｉｏｎ Ｗｅｌｌ ＦＥＴ Ｓｔｒｕｃｔｕ
ｒｅ（ＣＭＯＳ−ＳＪＥＴ）ｆｏｒ Ｌｏｗ Ｐｏｗｅ
ｒ−Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ”，ＩＥＤＭ９
２）。
製する方法として、ゲート電極形成前にチャネル部に不
純物をイオン注入により導入し、イオン注入のドーズ量
とエネルギーとを変化させて所望のしきい値電圧を得る
方法が知られている。また、優れたサブスレッショール
ド特性を有する低しきい値電圧ｐＭＯＳを得るために、
ＣＭＯＳ−ＳＪＥＴ構造が検討されている（例えば、
Ｈ．Ｙｏｓｈｉｍｕｒａ，Ｆ．Ｍａｔｓｕｏｋａ，Ｍ．
Ｋａｋｕｍａ，“Ｎｅｗ ＣＭＯＳ Ｓｈａｌｌｏｗ
Ｊｕｎｃｔｉｏｎ Ｗｅｌｌ ＦＥＴ Ｓｔｒｕｃｔｕ
ｒｅ（ＣＭＯＳ−ＳＪＥＴ）ｆｏｒ Ｌｏｗ Ｐｏｗｅ
ｒ−Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ”，ＩＥＤＭ９
２）。
【０００３】ところで、一般に、ｎ型多結晶シリコン
（Ｓｉ）層をゲート電極に用いたｐＭＯＳでは、埋め込
みチャネル型構造が用いられている。この埋め込みチャ
ネル型構造ではゲート絶縁膜と接するＳｉ基板表面に薄
いｐ型層が形成される。このｐ型層の形成はＳｉ基板の
ｎ型領域にボロン（Ｂ+ ）等のアクセプタをイオン注入
することによって形成される。従来法では、このイオン
注入工程の後に、ゲート絶縁膜を形成するための工程
や、ゲート電極となる多結晶Ｓｉに不純物を導入するた
めの熱処理や、アナログ回路の場合は、さらにキャパシ
タの誘電体膜を形成するための熱酸化工程を行う。これ
らの熱処理により、上記ボロン（Ｂ+ ）等のアクセプタ
イオン注入工程で注入されたアクセプタは拡散し、Ｓｉ
基板表面のアクセプタ濃度が低くなり、表面ｐ型層の厚
み、すなわち上記ｎ型領域となす接合深さは増大する。
（Ｓｉ）層をゲート電極に用いたｐＭＯＳでは、埋め込
みチャネル型構造が用いられている。この埋め込みチャ
ネル型構造ではゲート絶縁膜と接するＳｉ基板表面に薄
いｐ型層が形成される。このｐ型層の形成はＳｉ基板の
ｎ型領域にボロン（Ｂ+ ）等のアクセプタをイオン注入
することによって形成される。従来法では、このイオン
注入工程の後に、ゲート絶縁膜を形成するための工程
や、ゲート電極となる多結晶Ｓｉに不純物を導入するた
めの熱処理や、アナログ回路の場合は、さらにキャパシ
タの誘電体膜を形成するための熱酸化工程を行う。これ
らの熱処理により、上記ボロン（Ｂ+ ）等のアクセプタ
イオン注入工程で注入されたアクセプタは拡散し、Ｓｉ
基板表面のアクセプタ濃度が低くなり、表面ｐ型層の厚
み、すなわち上記ｎ型領域となす接合深さは増大する。
【０００４】埋め込みチャネル型ｐＭＯＳのサブスレッ
ショールド領域での電流−電圧特性は上記表面ｐ層のＳ
ｉ基板表面での濃度とｐ層の接合深さとによって決ま
る。接合深さが増す程、ゲート電圧によるドレイン電流
の変動が緩やかになる。一方、しきい値電圧はＳｉ表面
のアクセプタ濃度が高い程低い。アクセプタ濃度が高い
程、上記アクセプタ注入工程後の熱工程による拡散のた
め、ｐ層の厚みの増加も大きくなる。
ショールド領域での電流−電圧特性は上記表面ｐ層のＳ
ｉ基板表面での濃度とｐ層の接合深さとによって決ま
る。接合深さが増す程、ゲート電圧によるドレイン電流
の変動が緩やかになる。一方、しきい値電圧はＳｉ表面
のアクセプタ濃度が高い程低い。アクセプタ濃度が高い
程、上記アクセプタ注入工程後の熱工程による拡散のた
め、ｐ層の厚みの増加も大きくなる。
【０００５】一方、実用回路においては、サブスレッシ
ョールド領域でのドレイン電流のゲート電圧依存性が急
峻であることがドレイン電流の高いオンオフ比を得るた
めに望まれる。特に低しきい値の低電圧駆動トランジス
タでは、ドレイン電流のゲート電圧依存性が大きいこと
が重要である。このような特性を有するｐＭＯＳを形成
するためには、Ｓｉ表面のアクセプタ濃度を高く、表面
ｐ層の厚みを薄くする必要がある。
ョールド領域でのドレイン電流のゲート電圧依存性が急
峻であることがドレイン電流の高いオンオフ比を得るた
めに望まれる。特に低しきい値の低電圧駆動トランジス
タでは、ドレイン電流のゲート電圧依存性が大きいこと
が重要である。このような特性を有するｐＭＯＳを形成
するためには、Ｓｉ表面のアクセプタ濃度を高く、表面
ｐ層の厚みを薄くする必要がある。
【０００６】
【発明が解決しようとする課題】上記の従来プロセスで
は、熱処理の温度や時間条件を変更してアクセプタの拡
散を抑えることが可能であるが、これらの条件は形成す
る酸化膜の厚みや、ソース・ドレインの拡散深さなどの
制約により決まるので、一概には決めることができな
い。したがって、従来の方法では、低しきい値で、かつ
優れたサブレッショールド特性を有するｐＭＯＳを形成
することは困難である。特にアナログ集積回路で用いら
れるような上部電極と下部電極の両方が共に多結晶Ｓｉ
で形成され、絶縁膜が熱酸化膜であるキャパシタを有す
るＭＯＳ集積回路の場合には、そのキャパシタの電極と
なる多結晶Ｓｉにリン（Ｐ+ ）を導入するための熱処理
工程とキャパシタの誘電体膜を形成するための熱処理工
程があるために、不純物が拡散し、サブスレッショール
ド特性がより大きく劣化してしまうという問題がある。
ＭＯＳトランジスタのサブスレッショールド特性はＳフ
ァクタを用いて評価を行う。Ｓファクタはサブスレッシ
ョールド領域でのドレイン電流を１０倍にするのに必要
なゲート電圧であり、
は、熱処理の温度や時間条件を変更してアクセプタの拡
散を抑えることが可能であるが、これらの条件は形成す
る酸化膜の厚みや、ソース・ドレインの拡散深さなどの
制約により決まるので、一概には決めることができな
い。したがって、従来の方法では、低しきい値で、かつ
優れたサブレッショールド特性を有するｐＭＯＳを形成
することは困難である。特にアナログ集積回路で用いら
れるような上部電極と下部電極の両方が共に多結晶Ｓｉ
で形成され、絶縁膜が熱酸化膜であるキャパシタを有す
るＭＯＳ集積回路の場合には、そのキャパシタの電極と
なる多結晶Ｓｉにリン（Ｐ+ ）を導入するための熱処理
工程とキャパシタの誘電体膜を形成するための熱処理工
程があるために、不純物が拡散し、サブスレッショール
ド特性がより大きく劣化してしまうという問題がある。
ＭＯＳトランジスタのサブスレッショールド特性はＳフ
ァクタを用いて評価を行う。Ｓファクタはサブスレッシ
ョールド領域でのドレイン電流を１０倍にするのに必要
なゲート電圧であり、
【０００７】
【数１】Ｓ＝ｄＶｇ／ｄｌｏｇ（Ｉｄ） で表せる。ここで、Ｖｇはゲート電圧を、Ｉｄはドレイ
ン電流を表す。Ｓファクタが小さい程ドレイン電流のゲ
ート電圧依存性が大きい。０．５Ｖ以下の低しきい値に
しても、Ｓファクタが１００ｍＶ／ｄｅｃａｄｅ以下に
あることが望ましい。図１０に示したのはアナログ集積
回路における従来プロセスによるｐＭＯＳのしきい値と
ＳファクタのＳｉ表面ｐ層の厚みの依存性である。左側
の実線はチャネル部にＢＦ2 +を３０ＫｅＶで打ち込み、
ドーズ量を増やして低しきい値ｐＭＯＳにすることを表
し、右側の実線はボロン（Ｂ+ ）を３０ＫｅＶで打ち込
んだことを表す。この２つの場合では、しきい値を０．
５Ｖ以下にするとＳファクタは１００ｍＶ／ｄｅｃａｄ
ｅ以上になってしまうことが分かる。それは、主とし
て、キャパシタ形成工程の熱により、ｐＭＯＳのチャネ
ル部に打ち込んだボロン（Ｂ+ ）が基板内に深く拡散
し、また表面不純物濃度を上げることに連れて、表面ｐ
層が深くなってしまい、深さ方向に均一なチャネルが形
成されているからと思われる。図１１では、ゲートした
不純物プロファイルのその傾向を示す。現行のアナログ
プロセスでは、良質のキャパシタの層間絶縁膜を形成す
る際、１０００℃程度の高温熱酸化工程が必要である。
このため、従来方法では、表面濃度の高い、かつ表面ｐ
層の浅い埋め込みチャネルを形成するには困難であり、
しきい値電圧を０．５Ｖ以下、かつＳファクタを１００
ｍＶ／ｄｅｃａｄｅ以下に抑えることは容易ではない。
ン電流を表す。Ｓファクタが小さい程ドレイン電流のゲ
ート電圧依存性が大きい。０．５Ｖ以下の低しきい値に
しても、Ｓファクタが１００ｍＶ／ｄｅｃａｄｅ以下に
あることが望ましい。図１０に示したのはアナログ集積
回路における従来プロセスによるｐＭＯＳのしきい値と
ＳファクタのＳｉ表面ｐ層の厚みの依存性である。左側
の実線はチャネル部にＢＦ2 +を３０ＫｅＶで打ち込み、
ドーズ量を増やして低しきい値ｐＭＯＳにすることを表
し、右側の実線はボロン（Ｂ+ ）を３０ＫｅＶで打ち込
んだことを表す。この２つの場合では、しきい値を０．
５Ｖ以下にするとＳファクタは１００ｍＶ／ｄｅｃａｄ
ｅ以上になってしまうことが分かる。それは、主とし
て、キャパシタ形成工程の熱により、ｐＭＯＳのチャネ
ル部に打ち込んだボロン（Ｂ+ ）が基板内に深く拡散
し、また表面不純物濃度を上げることに連れて、表面ｐ
層が深くなってしまい、深さ方向に均一なチャネルが形
成されているからと思われる。図１１では、ゲートした
不純物プロファイルのその傾向を示す。現行のアナログ
プロセスでは、良質のキャパシタの層間絶縁膜を形成す
る際、１０００℃程度の高温熱酸化工程が必要である。
このため、従来方法では、表面濃度の高い、かつ表面ｐ
層の浅い埋め込みチャネルを形成するには困難であり、
しきい値電圧を０．５Ｖ以下、かつＳファクタを１００
ｍＶ／ｄｅｃａｄｅ以下に抑えることは容易ではない。
【０００８】一方、ＣＭＯＳ−ＳＪＥＴ構造では、ｐＭ
ＯＳにｐ型の多結晶Ｓｉのゲート電極を使っており、ま
た、ｐＭＯＳを作るためにｎ型基板の上に深いｐウエル
を形成し、さらに濃度を調節した浅いｎウエルを作り込
まなければならない。このため、工程が複雑になる（図
５および図６参照）。
ＯＳにｐ型の多結晶Ｓｉのゲート電極を使っており、ま
た、ｐＭＯＳを作るためにｎ型基板の上に深いｐウエル
を形成し、さらに濃度を調節した浅いｎウエルを作り込
まなければならない。このため、工程が複雑になる（図
５および図６参照）。
【０００９】そこで、本発明の目的は、このような事情
に鑑み、従来法と同じ程度に単純な工程で、Ｓファクタ
が１００ｍＶ／ｄｅｃａｄｅ以下、しきい値電圧が０．
５Ｖ以下の低しきい値ｐＭＯＳの作製が可能な半導体装
置の作製方法を提供することにある。
に鑑み、従来法と同じ程度に単純な工程で、Ｓファクタ
が１００ｍＶ／ｄｅｃａｄｅ以下、しきい値電圧が０．
５Ｖ以下の低しきい値ｐＭＯＳの作製が可能な半導体装
置の作製方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、少なくともその一部にｎ型領域を有する
シリコン基板の表面の当該ｎ型領域上にゲート絶縁膜を
形成する工程と、該ゲート絶縁膜上に高濃度のｎ型多結
晶シリコンからなる導電層を積層する工程とを含むＭＯ
Ｓ集積回路の製造方法であって、ｐ型の不純物を前記導
電層の上からのイオン注入によって前記シリコン基板表
面に導入することによって、浅い埋め込みチャネルを有
するｐチャネルＭＯＳトランジスタを形成する工程を含
むことを特徴とする。
の製造方法は、少なくともその一部にｎ型領域を有する
シリコン基板の表面の当該ｎ型領域上にゲート絶縁膜を
形成する工程と、該ゲート絶縁膜上に高濃度のｎ型多結
晶シリコンからなる導電層を積層する工程とを含むＭＯ
Ｓ集積回路の製造方法であって、ｐ型の不純物を前記導
電層の上からのイオン注入によって前記シリコン基板表
面に導入することによって、浅い埋め込みチャネルを有
するｐチャネルＭＯＳトランジスタを形成する工程を含
むことを特徴とする。
【００１１】
【作用】本発明によれば、ｐＭＯＳ，ＣＭＯＳ，Ｂｉ−
ＣＭＯＳ等のＬＳＩ製造工程において、ｐＭＯＳのしき
い値調整用不純物イオン打ち込みをゲート電極形成後、
またはゲート電極のエッチング工程の直前に行うことに
より、打ち込まれた不純物の熱による拡散を従来法に比
較して軽減することができ、浅い埋め込みチャネルを有
するｐＭＯＳを形成することができる。さらに、イオン
注入の条件、または多結晶Ｓｉの膜厚や、ゲート絶縁膜
の膜厚を調節することにより、Ｓｉ基板とゲート絶縁膜
の界面に隣接するＳｉ基板側に、厚さが０．１０μｍか
ら０．１１μｍの間で、かつ１．７×１０17／ｃｍ3 か
ら２．３×１０17／ｃｍ3 の間の表面不純物濃度を有す
るｐ型層を形成することができ、しきい値電圧が０．５
Ｖ以下で、かつＳファクタが１００ｍＶ／ｄｅｃａｄｅ
以下のｐＭＯＳを実現することができる。特に、ゲート
電極形成後にｐタイプの不純物をイオン注入によってゲ
ート電極を貫通してチャネル部に導入する場合には、ソ
ース・ドレインを形成すると共にしきい値調整用の不純
物の導入を行うことが可能となる。すなわち、工程数を
増やさずに低しきい値で、優れたサブスレッショールド
特性を有するｐＭＯＳを実現することができる。また、
本発明では、キャパシタ形成後に不純物の導入を行うこ
とが可能であるので、キャパシタ形成に伴う熱工程の影
響をＳｉ表面のｐ層は受けず、この工程によりｐ層の厚
みが広がることはない。このように、本発明によれば、
２層多結晶Ｓｉのキャパシタを有する集積回路を形成す
るプロセスにおいては、従来法に比べて打ち込まれた不
純物の熱による拡散を軽減することができる。
ＣＭＯＳ等のＬＳＩ製造工程において、ｐＭＯＳのしき
い値調整用不純物イオン打ち込みをゲート電極形成後、
またはゲート電極のエッチング工程の直前に行うことに
より、打ち込まれた不純物の熱による拡散を従来法に比
較して軽減することができ、浅い埋め込みチャネルを有
するｐＭＯＳを形成することができる。さらに、イオン
注入の条件、または多結晶Ｓｉの膜厚や、ゲート絶縁膜
の膜厚を調節することにより、Ｓｉ基板とゲート絶縁膜
の界面に隣接するＳｉ基板側に、厚さが０．１０μｍか
ら０．１１μｍの間で、かつ１．７×１０17／ｃｍ3 か
ら２．３×１０17／ｃｍ3 の間の表面不純物濃度を有す
るｐ型層を形成することができ、しきい値電圧が０．５
Ｖ以下で、かつＳファクタが１００ｍＶ／ｄｅｃａｄｅ
以下のｐＭＯＳを実現することができる。特に、ゲート
電極形成後にｐタイプの不純物をイオン注入によってゲ
ート電極を貫通してチャネル部に導入する場合には、ソ
ース・ドレインを形成すると共にしきい値調整用の不純
物の導入を行うことが可能となる。すなわち、工程数を
増やさずに低しきい値で、優れたサブスレッショールド
特性を有するｐＭＯＳを実現することができる。また、
本発明では、キャパシタ形成後に不純物の導入を行うこ
とが可能であるので、キャパシタ形成に伴う熱工程の影
響をＳｉ表面のｐ層は受けず、この工程によりｐ層の厚
みが広がることはない。このように、本発明によれば、
２層多結晶Ｓｉのキャパシタを有する集積回路を形成す
るプロセスにおいては、従来法に比べて打ち込まれた不
純物の熱による拡散を軽減することができる。
【００１２】
【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１３】本発明の一実施例として、ＣＭＯＳプロセ
スをアナログ集積回路の構成に用いる場合について説明
する。本実施例の製造プロセスを図１、図１（ｅ）の拡
大図を図２に示す。これと比較して、ゲート形成前のチ
ャネル部に不純物を導入する方法による従来のアナログ
プロセスとＣＭＯＳ−ＳＪＥＴ構造の製造プロセスをそ
れぞれ図２および図３，図４および図５に示す。以下、
本発明によるプロセスＡ、ゲート形成前にチャネル・ド
ーピングを行うプロセスをＢ、それからＣＭＯＳ−ＳＪ
ＥＴ構造を有するプロセスをＣと呼ぶ。
スをアナログ集積回路の構成に用いる場合について説明
する。本実施例の製造プロセスを図１、図１（ｅ）の拡
大図を図２に示す。これと比較して、ゲート形成前のチ
ャネル部に不純物を導入する方法による従来のアナログ
プロセスとＣＭＯＳ−ＳＪＥＴ構造の製造プロセスをそ
れぞれ図２および図３，図４および図５に示す。以下、
本発明によるプロセスＡ、ゲート形成前にチャネル・ド
ーピングを行うプロセスをＢ、それからＣＭＯＳ−ＳＪ
ＥＴ構造を有するプロセスをＣと呼ぶ。
【００１４】まず、Ａプロセスについて説明する。ｎ型
基板１上のｎＭＯＳ形成領域２およびｐＭＯＳ形成領域
３にそれぞれｐウエル４およびｎウエル５を形成する
（図１（ａ））。次に、ＬＯＣＯＳ（Local Oxidation
of Silicon）法によって素子分離のフィールド酸化膜６
を形成する（図１（ｂ））。次いで、ゲート酸化膜７を
形成し、多結晶Ｓｉのゲート電極８とキャパシタ９の下
層電極９ａとを形成し、さらに、キャパシタ９の層間絶
縁膜９ｂおよび上層電極９ｃを形成するる（図１
（ｃ））。ゲート電極８およびキャパシタ９の電極９
ａ，９ｃを形成する際、９８０℃で多結晶Ｓｉにリン
（Ｐ）を導入し、キャパシタ９の層間絶縁膜９ｂの形成
には、１０００℃の熱酸化工程を用いた。その後、ｐ-
拡散層１０およびｎ-拡散層１１を形成するイオン打ち
込みを行い、続いて、通常の方法によって、ＬＤＤ（Li
ghtly Doped Drain)サイド・ウォール１２を形成し、ｐ
+ 拡散層１３およびｎ+ 拡散層１４を形成するイオン打
ち込みを行う（図１（ｄ））。ｐＭＯＳ形成領域３にお
いては、チャネルの不純物はｐ- 拡散層１０およびｐ+
拡散層１３の不純物と同タイプのため、イオン打ち込み
をゲート電極８を通して行うことにより、チャネル・ド
ーピングとソース・ドレインのｐ- 拡散層１０、あるい
はｐ+ 拡散層１３を同時に形成することができる。本実
施例では、ＬＤＤサイド・ウォール１２を形成してか
ら、ｐ+ 拡散層１３の形成と同時にチャネル・ドーピン
グを行い、ｐＭＯＳ埋め込みチャネル１５を形成した
（図１（ｅ）あるいは図２）。このチャネル・ドーピン
グの条件は、ゲート酸化膜７の厚さと多結晶Ｓｉ膜８の
厚さがそれぞれ２０ｎｍと３５０ｎｍである場合には、
注入されるボロン（Ｂ+ ）がゲート電極８下のチャネル
１５まで届くように、注入エネルギーを１００ＫｅＶと
した。
基板１上のｎＭＯＳ形成領域２およびｐＭＯＳ形成領域
３にそれぞれｐウエル４およびｎウエル５を形成する
（図１（ａ））。次に、ＬＯＣＯＳ（Local Oxidation
of Silicon）法によって素子分離のフィールド酸化膜６
を形成する（図１（ｂ））。次いで、ゲート酸化膜７を
形成し、多結晶Ｓｉのゲート電極８とキャパシタ９の下
層電極９ａとを形成し、さらに、キャパシタ９の層間絶
縁膜９ｂおよび上層電極９ｃを形成するる（図１
（ｃ））。ゲート電極８およびキャパシタ９の電極９
ａ，９ｃを形成する際、９８０℃で多結晶Ｓｉにリン
（Ｐ）を導入し、キャパシタ９の層間絶縁膜９ｂの形成
には、１０００℃の熱酸化工程を用いた。その後、ｐ-
拡散層１０およびｎ-拡散層１１を形成するイオン打ち
込みを行い、続いて、通常の方法によって、ＬＤＤ（Li
ghtly Doped Drain)サイド・ウォール１２を形成し、ｐ
+ 拡散層１３およびｎ+ 拡散層１４を形成するイオン打
ち込みを行う（図１（ｄ））。ｐＭＯＳ形成領域３にお
いては、チャネルの不純物はｐ- 拡散層１０およびｐ+
拡散層１３の不純物と同タイプのため、イオン打ち込み
をゲート電極８を通して行うことにより、チャネル・ド
ーピングとソース・ドレインのｐ- 拡散層１０、あるい
はｐ+ 拡散層１３を同時に形成することができる。本実
施例では、ＬＤＤサイド・ウォール１２を形成してか
ら、ｐ+ 拡散層１３の形成と同時にチャネル・ドーピン
グを行い、ｐＭＯＳ埋め込みチャネル１５を形成した
（図１（ｅ）あるいは図２）。このチャネル・ドーピン
グの条件は、ゲート酸化膜７の厚さと多結晶Ｓｉ膜８の
厚さがそれぞれ２０ｎｍと３５０ｎｍである場合には、
注入されるボロン（Ｂ+ ）がゲート電極８下のチャネル
１５まで届くように、注入エネルギーを１００ＫｅＶと
した。
【００１５】次に、Ｂプロセスについて、図３および図
４を参照しながら説明する。Ｂプロセスでは、最初はＡ
プロセスと同じように、ｎ型基板１０１の上にｎＭＯＳ
形成領域１０２およびｐＭＯＳ形成領域１０３にそれぞ
れｐウエル１０４およびｎウエル１０５を形成する（図
３（ａ））。続いて、ＬＯＣＯＳ法により、素子分離の
フィールド酸化膜１０６を形成する（図３（ｂ））。そ
の後、ｐＭＯＳ形成領域１０３に対してしきい値調整イ
オン打ち込みを行って、ｐＭＯＳの埋め込みチャネル１
１５を形成する（図３（ｃ））。チャネル１１５を形成
した後、ゲート酸化膜１０７を形成し、多結晶Ｓｉのゲ
ート電極１０８およびキャパシタ１０９の下層電極１０
９ａとを形成し、さらに、キャパシタ１０９の層間絶縁
膜１０９ｂおよび上層電極１０９ｃを形成する（図３
（ｄ））。ゲート電極１０８およびキャパシタ１０９の
電極１９ａ，１０９ｃを形成する際、９８０℃で多結晶
Ｓｉにリン（Ｐ）を導入し、キャパシタ１０９の層間絶
縁膜１０９ｂの形成には、１０００℃の熱酸化工程を用
いた。最後に、ｐ- 拡散層１１０およびｎ- 拡散層１１
１を形成するためのイオン打ち込みを行い、ＬＤＤサイ
ド・ウォール１１２を形成し、ｐ+ 拡散層１１３および
ｎ+ 拡散層１１４を形成するためのイオン打ち込みを行
う（図３（ｅ）あるいは図４）。
４を参照しながら説明する。Ｂプロセスでは、最初はＡ
プロセスと同じように、ｎ型基板１０１の上にｎＭＯＳ
形成領域１０２およびｐＭＯＳ形成領域１０３にそれぞ
れｐウエル１０４およびｎウエル１０５を形成する（図
３（ａ））。続いて、ＬＯＣＯＳ法により、素子分離の
フィールド酸化膜１０６を形成する（図３（ｂ））。そ
の後、ｐＭＯＳ形成領域１０３に対してしきい値調整イ
オン打ち込みを行って、ｐＭＯＳの埋め込みチャネル１
１５を形成する（図３（ｃ））。チャネル１１５を形成
した後、ゲート酸化膜１０７を形成し、多結晶Ｓｉのゲ
ート電極１０８およびキャパシタ１０９の下層電極１０
９ａとを形成し、さらに、キャパシタ１０９の層間絶縁
膜１０９ｂおよび上層電極１０９ｃを形成する（図３
（ｄ））。ゲート電極１０８およびキャパシタ１０９の
電極１９ａ，１０９ｃを形成する際、９８０℃で多結晶
Ｓｉにリン（Ｐ）を導入し、キャパシタ１０９の層間絶
縁膜１０９ｂの形成には、１０００℃の熱酸化工程を用
いた。最後に、ｐ- 拡散層１１０およびｎ- 拡散層１１
１を形成するためのイオン打ち込みを行い、ＬＤＤサイ
ド・ウォール１１２を形成し、ｐ+ 拡散層１１３および
ｎ+ 拡散層１１４を形成するためのイオン打ち込みを行
う（図３（ｅ）あるいは図４）。
【００１６】最後に、Ｃプロセスについて、図５および
図６を参照しながら説明する。ＣＭＯＳ−ＳＪＥＴ構造
を作るために、まず、ｎ型基板２０１上のｎＭＯＳ形成
領域２０２およびｐＭＯＳ形成領域２０３の内、ｐＭＯ
Ｓ形成領域２０３に深いｐウエル２１６を形成する（図
５（ａ））。次に、ＬＯＣＯＳ法により素子分離のフィ
ールド酸化膜２０６を形成する（図５（ｂ））。その
後、ゲート酸化膜２０７を形成してから、ｎＭＯＳ形成
領域２０２にｎ+ 多結晶Ｓｉのゲート電極２０８Ａを、
ｐＭＯＳ形成領域２０３にｐ+ 多結晶Ｓｉのゲート電極
２０８Ｂを形成する（図５（ｃ））。ゲート電極形成
後、ｎＭＯＳ形成領域２０２のしきい値調整用の浅いｐ
ウエル２０４を形成するためのイオン打ち込みをゲート
電極２０８Ａを通して行い、その後、浅いｎウエル２０
５を形成するためのイオン打ち込みをゲート電極２０８
Ｂを通して行う（図５（ｄ））。最後に、ｐＭＯＳ形成
領域２０３のソース・ドレイン拡散層２１３およびｎＭ
ＯＳ形成領域２０２のソース・ドレイン拡散層２１４を
形成する（図５（ｅ）あるいは図６）。この時、ゲート
電極の下にこれらの不純物が入らないように、注入エネ
ルギーを選ぶ必要がある。例えば、ｐＭＯＳ形成領域２
０３の場合では、ゲート酸化膜２０７の厚さが２０ｎ
ｍ、ゲート電極２０８Ｂの多結晶Ｓｉ膜厚が３５０ｎｍ
のとき、ボロン（Ｂ+ ）のイオン打ち込みを８５ＫｅＶ
以下の注入エネルギーで行う。
図６を参照しながら説明する。ＣＭＯＳ−ＳＪＥＴ構造
を作るために、まず、ｎ型基板２０１上のｎＭＯＳ形成
領域２０２およびｐＭＯＳ形成領域２０３の内、ｐＭＯ
Ｓ形成領域２０３に深いｐウエル２１６を形成する（図
５（ａ））。次に、ＬＯＣＯＳ法により素子分離のフィ
ールド酸化膜２０６を形成する（図５（ｂ））。その
後、ゲート酸化膜２０７を形成してから、ｎＭＯＳ形成
領域２０２にｎ+ 多結晶Ｓｉのゲート電極２０８Ａを、
ｐＭＯＳ形成領域２０３にｐ+ 多結晶Ｓｉのゲート電極
２０８Ｂを形成する（図５（ｃ））。ゲート電極形成
後、ｎＭＯＳ形成領域２０２のしきい値調整用の浅いｐ
ウエル２０４を形成するためのイオン打ち込みをゲート
電極２０８Ａを通して行い、その後、浅いｎウエル２０
５を形成するためのイオン打ち込みをゲート電極２０８
Ｂを通して行う（図５（ｄ））。最後に、ｐＭＯＳ形成
領域２０３のソース・ドレイン拡散層２１３およびｎＭ
ＯＳ形成領域２０２のソース・ドレイン拡散層２１４を
形成する（図５（ｅ）あるいは図６）。この時、ゲート
電極の下にこれらの不純物が入らないように、注入エネ
ルギーを選ぶ必要がある。例えば、ｐＭＯＳ形成領域２
０３の場合では、ゲート酸化膜２０７の厚さが２０ｎ
ｍ、ゲート電極２０８Ｂの多結晶Ｓｉ膜厚が３５０ｎｍ
のとき、ボロン（Ｂ+ ）のイオン打ち込みを８５ＫｅＶ
以下の注入エネルギーで行う。
【００１７】以上、Ａ，ＢおよびＣプロセスについて説
明したが、ＡプロセスとＢプロセスを比較すると分かる
ように、ＡプロセスではｐＭＯＳのしきい値調整イオン
打ち込み工程をゲート形成後に行うだけで、工程数はＢ
プロセスと変わらない。しかし、Ａプロセスの方がＢプ
ロセスよりサブスレッショールド特性に優れている。Ａ
プロセスとＢプロセスによるＳファクタとしきい値のチ
ャネル深さ依存性をチャネルの表面不純物濃度依存性の
比較をそれぞれ図１０および図１１に示す。実線はＡプ
ロセスによるもので、点線はＢプロセスによるものであ
る。ところで、イオン注入により導入されたしきい値調
整用の不純物は、その後、酸化膜形成、ソース・ドレイ
ン拡散層の形成などの条件を変更することにより変化さ
せることが可能である。しかしながら、後の熱工程は形
成する酸化膜の厚みやソース・ドレインの拡散層の深さ
により決まるものであり、一概に変えることはできな
い。従って、イオン注入のドーズ量とエネルギーとを変
化させて不純物分布を変化させる。図７および図８はこ
のようにして得られた図である。図７および図８に示し
たように、Ａプロセスでは、しきい値電圧が０．５Ｖ以
下で、しかもＳファクタが１００ｍＶ／ｄｅｃａｄｅ以
下であることを同時に満足するには、表面ｐ層の厚みが
約０．１０μｍから０．１１μｍまでの間で、表面不純
物濃度が約１．７×１０17／ｃｍ3 から２．３×１０17
／ｃｍ3 の間にあるとよい（斜線で示した領域）。これ
に対して、Ｂプロセスでは、０．５Ｖ以下のしきい値と
１００ｍＶ／ｄｅｃａｄｅ以下のＳファクタを同時に満
足する領域が存在しない。これは、Ａプロセスでは、ゲ
ート形成後にしきい値調整のイオン打ち込みを行うこと
により、不純物の拡散がＢプロセスより少なく、表面濃
度の高い、厚みの薄いチャネルが形成されているためで
ある。チャネルにおける不純物プロファイルを図９に示
す。実線はＡプロセスによるものであり、点線はＢプロ
セスによるものである。Ｂプロセスに比べて、Ａプロセ
スでは、表面不純物濃度の高い、表面ｐ層の厚みの薄い
チャネルが形成されていることが分かる。
明したが、ＡプロセスとＢプロセスを比較すると分かる
ように、ＡプロセスではｐＭＯＳのしきい値調整イオン
打ち込み工程をゲート形成後に行うだけで、工程数はＢ
プロセスと変わらない。しかし、Ａプロセスの方がＢプ
ロセスよりサブスレッショールド特性に優れている。Ａ
プロセスとＢプロセスによるＳファクタとしきい値のチ
ャネル深さ依存性をチャネルの表面不純物濃度依存性の
比較をそれぞれ図１０および図１１に示す。実線はＡプ
ロセスによるもので、点線はＢプロセスによるものであ
る。ところで、イオン注入により導入されたしきい値調
整用の不純物は、その後、酸化膜形成、ソース・ドレイ
ン拡散層の形成などの条件を変更することにより変化さ
せることが可能である。しかしながら、後の熱工程は形
成する酸化膜の厚みやソース・ドレインの拡散層の深さ
により決まるものであり、一概に変えることはできな
い。従って、イオン注入のドーズ量とエネルギーとを変
化させて不純物分布を変化させる。図７および図８はこ
のようにして得られた図である。図７および図８に示し
たように、Ａプロセスでは、しきい値電圧が０．５Ｖ以
下で、しかもＳファクタが１００ｍＶ／ｄｅｃａｄｅ以
下であることを同時に満足するには、表面ｐ層の厚みが
約０．１０μｍから０．１１μｍまでの間で、表面不純
物濃度が約１．７×１０17／ｃｍ3 から２．３×１０17
／ｃｍ3 の間にあるとよい（斜線で示した領域）。これ
に対して、Ｂプロセスでは、０．５Ｖ以下のしきい値と
１００ｍＶ／ｄｅｃａｄｅ以下のＳファクタを同時に満
足する領域が存在しない。これは、Ａプロセスでは、ゲ
ート形成後にしきい値調整のイオン打ち込みを行うこと
により、不純物の拡散がＢプロセスより少なく、表面濃
度の高い、厚みの薄いチャネルが形成されているためで
ある。チャネルにおける不純物プロファイルを図９に示
す。実線はＡプロセスによるものであり、点線はＢプロ
セスによるものである。Ｂプロセスに比べて、Ａプロセ
スでは、表面不純物濃度の高い、表面ｐ層の厚みの薄い
チャネルが形成されていることが分かる。
【００１８】また、ＣＭＯＳ−ＳＪＥＴ構造を形成する
Ｃプロセスと比べると、Ｃプロセスでは、ｐＭＯＳにｐ
型の多結晶Ｓｉのゲート電極を使っており、またｐＭＯ
Ｓを作るために深いｐウエルの中の濃度を調整した浅い
ｎウエルを作り込まなければならないので、工程が複雑
になる。これと比べて、Ａプロセスでは、埋め込みチャ
ネル型のｐＭＯＳのソース・ドレインを形成すると共に
しきい値調整を行うことが可能であり、より簡単に作製
することが可能である。また、ＣプロセスとＡプロセス
では、Ｓファクタを小さくする機構が異なる。Ｃプロセ
スでは、浅いｎウエルの形成により、ｎウエル内に空乏
化し、下側のｐ基板とｐｎ接合による空乏層とつなげる
ことで、空乏層容量を小さく、Ｓファクタを小さくする
のに対し、本発明によるＡプロセスでは、埋め込みチャ
ネル形成におけるゲート下のｐｎ接合のｐ型領域の不純
物濃度と深さを調節して、表面空乏層容量を大きくし、
ｐｎ接合容量を小さくすることにより、Ｓファクタを小
さくするものである。
Ｃプロセスと比べると、Ｃプロセスでは、ｐＭＯＳにｐ
型の多結晶Ｓｉのゲート電極を使っており、またｐＭＯ
Ｓを作るために深いｐウエルの中の濃度を調整した浅い
ｎウエルを作り込まなければならないので、工程が複雑
になる。これと比べて、Ａプロセスでは、埋め込みチャ
ネル型のｐＭＯＳのソース・ドレインを形成すると共に
しきい値調整を行うことが可能であり、より簡単に作製
することが可能である。また、ＣプロセスとＡプロセス
では、Ｓファクタを小さくする機構が異なる。Ｃプロセ
スでは、浅いｎウエルの形成により、ｎウエル内に空乏
化し、下側のｐ基板とｐｎ接合による空乏層とつなげる
ことで、空乏層容量を小さく、Ｓファクタを小さくする
のに対し、本発明によるＡプロセスでは、埋め込みチャ
ネル形成におけるゲート下のｐｎ接合のｐ型領域の不純
物濃度と深さを調節して、表面空乏層容量を大きくし、
ｐｎ接合容量を小さくすることにより、Ｓファクタを小
さくするものである。
【００１９】以上説明したように、Ａプロセスでは、イ
オン注入の条件、または多結晶Ｓｉの膜厚およびゲート
絶縁膜の膜厚を調節することにより、Ｓｉ基板とゲート
絶縁膜の界面に隣接するＳｉ基板側に、例えば、長さが
０．１０μｍから０．１１μｍの間で、かつ１．７×１
０17／ｃｍ3 から２．３×１０17／ｃｍ3 の間の表面不
純物濃度を有するｐ型層を形成することができ、しきい
値電圧が０．５Ｖ以下で、かつＳファクタが１００ｍＶ
／ｄｅｃａｄｅ以下のｐＭＯＳを実現することができ
る。ただし、しきい値電圧はＧｍmax 外挿法で定めるも
のとする。
オン注入の条件、または多結晶Ｓｉの膜厚およびゲート
絶縁膜の膜厚を調節することにより、Ｓｉ基板とゲート
絶縁膜の界面に隣接するＳｉ基板側に、例えば、長さが
０．１０μｍから０．１１μｍの間で、かつ１．７×１
０17／ｃｍ3 から２．３×１０17／ｃｍ3 の間の表面不
純物濃度を有するｐ型層を形成することができ、しきい
値電圧が０．５Ｖ以下で、かつＳファクタが１００ｍＶ
／ｄｅｃａｄｅ以下のｐＭＯＳを実現することができ
る。ただし、しきい値電圧はＧｍmax 外挿法で定めるも
のとする。
【００２０】また、前述の実施例では、ゲート電極のＬ
ＤＤサイド・ウォール形成後にチャネル・ドーピングを
行う場合を考慮したが、ゲート電極のエッチング工程直
前に多結晶Ｓｉ膜とその下にあるゲート絶縁膜を通して
チャネル部に不純物を導入するようにしてもよく、さら
に、ゲート電極の導電性をよくするために多結晶Ｓｉ膜
上にもう一層の導電材料を積層する場合には、多結晶Ｓ
ｉ膜とその下にあるゲート絶縁膜を通してチャネル部に
不純物を導入してから次の導電材料を積層することも考
えられる。
ＤＤサイド・ウォール形成後にチャネル・ドーピングを
行う場合を考慮したが、ゲート電極のエッチング工程直
前に多結晶Ｓｉ膜とその下にあるゲート絶縁膜を通して
チャネル部に不純物を導入するようにしてもよく、さら
に、ゲート電極の導電性をよくするために多結晶Ｓｉ膜
上にもう一層の導電材料を積層する場合には、多結晶Ｓ
ｉ膜とその下にあるゲート絶縁膜を通してチャネル部に
不純物を導入してから次の導電材料を積層することも考
えられる。
【００２１】さらに、微細化につれて、ゲート酸化膜厚
を２０ｎｍより薄くした場合、またはゲート電極多結晶
Ｓｉ膜厚を３５０ｎｍより薄くした場合には、チャネル
部に打ち込むボロン（Ｂ+ ）のエネルギーをそれぞれの
膜厚に対応して、１００ＫｅＶより減らさなければなら
ない。多結晶Ｓｉ膜厚を１５０ｎｍまで、ゲート酸化膜
厚を５ｎｍまでにした場合には、ボロン（Ｂ+ ）のイオ
ン打ち込みエネルギーを３０ＫｅＶにした方が好まし
く、さらに多結晶Ｓｉ膜厚を１００ｎｍにした場合に
は、ボロン（Ｂ+ ）代わりにＢＦ2 +を９０ＫｅＶのエネ
ルギーで打ち込んだ方が好ましい。さらに、ゲート電極
にシリサイドなどの多結晶Ｓｉの性質と違った金属を使
った場合、またはゲート絶縁膜にＳｉＯ2 の性質と違っ
た絶縁膜を使った場合は、それぞれの膜の性質を考慮し
て、ボロン（Ｂ+ ）あるいはＢＦ2 +を適当なエネルギー
でイオン打ち込みを行わなければならないことは言うま
でもない。
を２０ｎｍより薄くした場合、またはゲート電極多結晶
Ｓｉ膜厚を３５０ｎｍより薄くした場合には、チャネル
部に打ち込むボロン（Ｂ+ ）のエネルギーをそれぞれの
膜厚に対応して、１００ＫｅＶより減らさなければなら
ない。多結晶Ｓｉ膜厚を１５０ｎｍまで、ゲート酸化膜
厚を５ｎｍまでにした場合には、ボロン（Ｂ+ ）のイオ
ン打ち込みエネルギーを３０ＫｅＶにした方が好まし
く、さらに多結晶Ｓｉ膜厚を１００ｎｍにした場合に
は、ボロン（Ｂ+ ）代わりにＢＦ2 +を９０ＫｅＶのエネ
ルギーで打ち込んだ方が好ましい。さらに、ゲート電極
にシリサイドなどの多結晶Ｓｉの性質と違った金属を使
った場合、またはゲート絶縁膜にＳｉＯ2 の性質と違っ
た絶縁膜を使った場合は、それぞれの膜の性質を考慮し
て、ボロン（Ｂ+ ）あるいはＢＦ2 +を適当なエネルギー
でイオン打ち込みを行わなければならないことは言うま
でもない。
【００２２】
【発明の効果】本発明によれば、ｐＭＯＳ，ＣＭＯＳ，
Ｂｉ−ＣＭＯＳ等のＬＳＩ製造工程において、ｐＭＯＳ
のしきい値調整用不純物イオン打ち込みをゲート電極形
成後、またはゲート電極のエッチング工程の直前に行う
ことにより、打ち込まれた不純物の熱による拡散を従来
法に比較して軽減することができ、浅い埋め込みチャネ
ルを有するｐＭＯＳを形成することができる。さらに、
イオン注入の条件、または多結晶Ｓｉの膜厚およびゲー
ト絶縁膜の膜厚を調節することにより、しきい値電圧が
０．５Ｖ以下で、かつＳファクタが１００ｍＶ／ｄｅｃ
ａｄｅ以下のｐＭＯＳを実現することができる。
Ｂｉ−ＣＭＯＳ等のＬＳＩ製造工程において、ｐＭＯＳ
のしきい値調整用不純物イオン打ち込みをゲート電極形
成後、またはゲート電極のエッチング工程の直前に行う
ことにより、打ち込まれた不純物の熱による拡散を従来
法に比較して軽減することができ、浅い埋め込みチャネ
ルを有するｐＭＯＳを形成することができる。さらに、
イオン注入の条件、または多結晶Ｓｉの膜厚およびゲー
ト絶縁膜の膜厚を調節することにより、しきい値電圧が
０．５Ｖ以下で、かつＳファクタが１００ｍＶ／ｄｅｃ
ａｄｅ以下のｐＭＯＳを実現することができる。
【図１】本発明の一実施例とするＣＭＯＳとキャパシタ
の製造プロセス（Ａプロセス）を示す断面図である。
の製造プロセス（Ａプロセス）を示す断面図である。
【図２】図１（ｅ）の拡大図である。
【図３】ゲート形成前にチャネル・ドーピングを行う従
来プロセス（Ｂプロセス）を示す断面図である。
来プロセス（Ｂプロセス）を示す断面図である。
【図４】図３（ｅ）の拡大図である。
【図５】ＣＭＯＳ−ＳＪＥＴ構造の製造プロセス（Ｃプ
ロセス）を示す断面図である。
ロセス）を示す断面図である。
【図６】図５（ｅ）の拡大図である。
【図７】ＡプロセスおよびＢプロセスのしきい値および
Ｓファクタの表面ｐ層厚み依存性を比較する図である。
Ｓファクタの表面ｐ層厚み依存性を比較する図である。
【図８】ＡプロセスおよびＢプロセスのしきい値および
Ｓファクタのチャネル表面不純物濃度依存性を比較する
図である。
Ｓファクタのチャネル表面不純物濃度依存性を比較する
図である。
【図９】ＡプロセスおよびＢプロセスにおけるゲートし
た不純物プロファイルを比較する図である。
た不純物プロファイルを比較する図である。
【図１０】従来法による埋め込みチャネル型ｐＭＯＳの
Ｓファクタおよびしきい値の表面ｐ層厚み依存性を示す
図である。
Ｓファクタおよびしきい値の表面ｐ層厚み依存性を示す
図である。
【図１１】従来法によるゲート不純物プロファイルを示
す図である。
す図である。
１，１０１，２０１ ｎ型基板 ２，１０２，２０２ ｎＭＯＳ形成領域 ３，１０３，２０３ ｐＭＯＳ形成領域 ４，１０４ ｐウエル ５，１０５ ｎウエル ６，１０６，２０６ 素子分離のフィールド酸化膜（Ｌ
ＯＣＯＳ） ７，１０７，２０７ ゲート酸化膜 ８，１０８ 多結晶Ｓｉゲート電極 ９，１０９ キャパシタ １０ ｐＭＯＳのソース・ドレインｐ- 拡散層 １１ ｎＭＯＳのソース・ドレインｎ- 拡散層 １２ ＬＤＤサイド・ウォール １３，１１３ ｐＭＯＳのソース・ドレインｐ+ 拡散層 １４，１１４ ｎＭＯＳのソース・ドレインｎ+ 拡散層 １５，１１５ ｐＭＯＳの埋め込みチャネル ２０４ 浅いｐウエル ２０５ 浅いｎウエル ２０８Ａ ｎ+ 多結晶Ｓｉゲート酸化膜 ２０８Ｂ ｐ+ 多結晶Ｓｉゲート酸化膜 ２１３ ｐＭＯＳのソース・ドレイン拡散層 ２１４ ｎＭＯＳのソース・ドレイン拡散層 ２１６ 深いｐウェル
ＯＣＯＳ） ７，１０７，２０７ ゲート酸化膜 ８，１０８ 多結晶Ｓｉゲート電極 ９，１０９ キャパシタ １０ ｐＭＯＳのソース・ドレインｐ- 拡散層 １１ ｎＭＯＳのソース・ドレインｎ- 拡散層 １２ ＬＤＤサイド・ウォール １３，１１３ ｐＭＯＳのソース・ドレインｐ+ 拡散層 １４，１１４ ｎＭＯＳのソース・ドレインｎ+ 拡散層 １５，１１５ ｐＭＯＳの埋め込みチャネル ２０４ 浅いｐウエル ２０５ 浅いｎウエル ２０８Ａ ｎ+ 多結晶Ｓｉゲート酸化膜 ２０８Ｂ ｐ+ 多結晶Ｓｉゲート酸化膜 ２１３ ｐＭＯＳのソース・ドレイン拡散層 ２１４ ｎＭＯＳのソース・ドレイン拡散層 ２１６ 深いｐウェル
Claims (1)
- 【請求項１】 少なくともその一部にｎ型領域を有する
シリコン基板の表面の当該ｎ型領域上にゲート絶縁膜を
形成する工程と、該ゲート絶縁膜上に高濃度のｎ型多結
晶シリコンからなる導電層を積層する工程とを含むＭＯ
Ｓ集積回路の製造方法であって、ｐ型の不純物を前記導
電層の上からのイオン注入によって前記シリコン基板表
面に導入することによって、浅い埋め込みチャネルを有
するｐチャネルＭＯＳトランジスタを形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282428A JPH07135314A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282428A JPH07135314A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135314A true JPH07135314A (ja) | 1995-05-23 |
Family
ID=17652289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282428A Withdrawn JPH07135314A (ja) | 1993-11-11 | 1993-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
-
1993
- 1993-11-11 JP JP5282428A patent/JPH07135314A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009374A1 (en) * | 2001-07-16 | 2003-01-30 | Renesas Technology Corp. | Production method of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |