JPH0732200B2 - スタティック型メモリセル - Google Patents
スタティック型メモリセルInfo
- Publication number
- JPH0732200B2 JPH0732200B2 JP2307308A JP30730890A JPH0732200B2 JP H0732200 B2 JPH0732200 B2 JP H0732200B2 JP 2307308 A JP2307308 A JP 2307308A JP 30730890 A JP30730890 A JP 30730890A JP H0732200 B2 JPH0732200 B2 JP H0732200B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- gate
- memory cell
- data storage
- tfts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はスタティック型メモリセルに関し、特にデータ
のリフレッシュが不要なスタティック型ランダムアクセ
スメモリ（以下SRAMと略す）に使用される。
のリフレッシュが不要なスタティック型ランダムアクセ
スメモリ（以下SRAMと略す）に使用される。
（従来の技術） 一般に、データを一定時間毎に書きなおす（リフレッシ
ュする）ダイナミックランダムアクセスメモリ（DRAM）
と異なり、リフレッシュの不要なスタティック型メモリ
は使いやすく、また、CMOS技術と組み合わせることで、
低スタンドバイ電力のバッテリバックアップ可能なラン
ダムアクセスメモリを実現できる。しかし、メモリセル
内にフリップフロップを形成しなければならないため、
DRAMに比べ、セル面積が大きくなる。第10図に従来のス
タティック型メモリセルの１例の回路図を示す。これ
は、完全CMOS型メモリセルと呼ばれるPMOSトランジスタ
Q1、Q2、NMOSトランジスタQ3〜Q6からなるものである。
ここでBL、▲▼は信号が反転関係となるビット線
対、WLはワード線、１は電源端子、２は接地端子であ
る。
ュする）ダイナミックランダムアクセスメモリ（DRAM）
と異なり、リフレッシュの不要なスタティック型メモリ
は使いやすく、また、CMOS技術と組み合わせることで、
低スタンドバイ電力のバッテリバックアップ可能なラン
ダムアクセスメモリを実現できる。しかし、メモリセル
内にフリップフロップを形成しなければならないため、
DRAMに比べ、セル面積が大きくなる。第10図に従来のス
タティック型メモリセルの１例の回路図を示す。これ
は、完全CMOS型メモリセルと呼ばれるPMOSトランジスタ
Q1、Q2、NMOSトランジスタQ3〜Q6からなるものである。
ここでBL、▲▼は信号が反転関係となるビット線
対、WLはワード線、１は電源端子、２は接地端子であ
る。
更に第11図に、従来のスタティック型メモリセルの他の
例の回路図示す。これは、負荷としてＰ型TFT（薄膜ゲ
ートトランジスタでThin Film Transistorの略称）Q1
1、Q12を用いたもので、Si基板にPMOS構造を作る第10図
に比べ、Si基板のセル部はNMOS TFTのみ作ればよく、NM
OS上にポリシリコンを用いてＰ型TFTを作ることで、セ
ル面積を４トランジスタNMOSだけにでき、DRAMセルの４
倍程度のセル面積で済む。
例の回路図示す。これは、負荷としてＰ型TFT（薄膜ゲ
ートトランジスタでThin Film Transistorの略称）Q1
1、Q12を用いたもので、Si基板にPMOS構造を作る第10図
に比べ、Si基板のセル部はNMOS TFTのみ作ればよく、NM
OS上にポリシリコンを用いてＰ型TFTを作ることで、セ
ル面積を４トランジスタNMOSだけにでき、DRAMセルの４
倍程度のセル面積で済む。
（発明が解決しようとする課題） しかし第10図のものは、メモリセル内にCMOS構造を作り
分けることから、セル面積はDRAMセルの６倍以上大き
い。
分けることから、セル面積はDRAMセルの６倍以上大き
い。
また第11図の方式でも、４個のトランジスタをセル内に
集積しなければいけないこと、また、NMOSFETが数mAの
駆動能力をもつため、セルの接地電源線の抵抗を下げね
ばならず、従って、ポリサイドなどの低抵抗配線材料を
使用せねばならず、工程が難しくなるなどの問題点があ
る。
集積しなければいけないこと、また、NMOSFETが数mAの
駆動能力をもつため、セルの接地電源線の抵抗を下げね
ばならず、従って、ポリサイドなどの低抵抗配線材料を
使用せねばならず、工程が難しくなるなどの問題点があ
る。
本発明は上記問題点を解決すべくなされたもので、Si基
板上に作成するトランジスタ数を減らしてセル面積を極
力小さくし、かつ保持特性、高安定性等を可能としたス
タティック型メモリセルを提供することにある。
板上に作成するトランジスタ数を減らしてセル面積を極
力小さくし、かつ保持特性、高安定性等を可能としたス
タティック型メモリセルを提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、第１、第２の第１導電型TFT（Thin Film Tra
nsistor）の一端を第１の電源電位供給端に接続し、第
１、第２の第１導電型TFTの他端をそれぞれ第１のデー
タ記憶ノード、これとは反転関係の第２のデータ記憶ノ
ードに接続し、第１、第２の第２導電型TFTの一端を第
２の電源電位供給端に接続し、第１、第２の第２導電型
TFTの他端をそれぞれ第１、第２のデータ記憶ノードに
接続し、第１、第２の第１導電型TFTのゲートをそれぞ
れ第２、第１のデータ記憶ノードに接続し、第１、第２
の第２導電型TFTのゲートをそれぞれ第２、第１のデー
タ記憶ノードに接続したフリップフロップを形成し、互
にデータ反転関係にある第１、第２のビット線と第１、
第２のデータ記憶ノードとの間にそれぞれ第１導電型の
第１、第２のMOSトランスファゲートを設け、これらト
ランスファゲートのゲートをワード線に接続したことを
特徴とするスタティック型メモリセルである。また本発
明は第１、第２の第１導電型TFT（Thin Film Transisto
rの一端を第１の電源電位供給端に接続し、第１、第２
の第１導電型TFTの他端をそれぞれ第１のデータ記憶ノ
ード、これとは反転関係の第２のデータ記憶ノードに接
続し、第１、第２の第２導電型TFTの一端を第２の電源
電位供給端に接続し、第１、第２の第２導電型TFTの他
端をそれぞれ第１、第２のデータ記憶ノードに接続し、
第１、第２の第１導電型TFTのゲートをそれぞれ第２、
第１のデータ記憶ノードに接続し、第１、第２の第２導
電型TFTのゲートをそれぞれ第２、第１のデータ記憶ノ
ードに接続したフリップフロップを形成し、ビット線と
第１のデータ記憶ノードとの間に第２導電型のMOSトラ
ンスファゲートを設け、該トランスファゲートのゲート
をワード線に接続したことを特徴とするスタティック型
メモリセルである。
nsistor）の一端を第１の電源電位供給端に接続し、第
１、第２の第１導電型TFTの他端をそれぞれ第１のデー
タ記憶ノード、これとは反転関係の第２のデータ記憶ノ
ードに接続し、第１、第２の第２導電型TFTの一端を第
２の電源電位供給端に接続し、第１、第２の第２導電型
TFTの他端をそれぞれ第１、第２のデータ記憶ノードに
接続し、第１、第２の第１導電型TFTのゲートをそれぞ
れ第２、第１のデータ記憶ノードに接続し、第１、第２
の第２導電型TFTのゲートをそれぞれ第２、第１のデー
タ記憶ノードに接続したフリップフロップを形成し、互
にデータ反転関係にある第１、第２のビット線と第１、
第２のデータ記憶ノードとの間にそれぞれ第１導電型の
第１、第２のMOSトランスファゲートを設け、これらト
ランスファゲートのゲートをワード線に接続したことを
特徴とするスタティック型メモリセルである。また本発
明は第１、第２の第１導電型TFT（Thin Film Transisto
rの一端を第１の電源電位供給端に接続し、第１、第２
の第１導電型TFTの他端をそれぞれ第１のデータ記憶ノ
ード、これとは反転関係の第２のデータ記憶ノードに接
続し、第１、第２の第２導電型TFTの一端を第２の電源
電位供給端に接続し、第１、第２の第２導電型TFTの他
端をそれぞれ第１、第２のデータ記憶ノードに接続し、
第１、第２の第１導電型TFTのゲートをそれぞれ第２、
第１のデータ記憶ノードに接続し、第１、第２の第２導
電型TFTのゲートをそれぞれ第２、第１のデータ記憶ノ
ードに接続したフリップフロップを形成し、ビット線と
第１のデータ記憶ノードとの間に第２導電型のMOSトラ
ンスファゲートを設け、該トランスファゲートのゲート
をワード線に接続したことを特徴とするスタティック型
メモリセルである。
即ち、本発明によるスタティック型メモリセルは、Si基
板に１〜２個のアクセストランジスタを設け、フリップ
フロップをＰ型TFT2個、Ｎ型のTFT2個で構成することに
より、従来のメモリセルよりもSi基板に形成するトラン
ジスタ数を減らし、セル面積を小さくする。またフリッ
プフロップの部分をTFTで構成するので、セルの駆動力
が減り、セル電流が低減され、電源線の抵抗を上げるこ
とができる。またデータ記憶ノード部分にキャパシタを
設けることにより、大きなビット線間電位差が得られた
り、読み出し時間の低下をおさえたりする等のことが行
なえる。
板に１〜２個のアクセストランジスタを設け、フリップ
フロップをＰ型TFT2個、Ｎ型のTFT2個で構成することに
より、従来のメモリセルよりもSi基板に形成するトラン
ジスタ数を減らし、セル面積を小さくする。またフリッ
プフロップの部分をTFTで構成するので、セルの駆動力
が減り、セル電流が低減され、電源線の抵抗を上げるこ
とができる。またデータ記憶ノード部分にキャパシタを
設けることにより、大きなビット線間電位差が得られた
り、読み出し時間の低下をおさえたりする等のことが行
なえる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に本発明によるスタティック型メモリセルの一実
施例の回路図を示す。ここで11、12はワード線WLにより
選択制御され、ビット線対BL、▲▼とフリップフロ
ップのデータ保持ノードとしての内部ノードＡ、Ｂを接
続するトランスファゲートとしてのＮ型アクセストラン
ジスタ、13、14はＰ型TFT、15、16はＮ型TFTで、TFT13
〜16は、互いに反対側のゲートと内部ノードが交差接続
されてフリップフロップを構成している。このようにフ
リップフロップを構成する４個のトランジスタを全てTF
Tで構成することで、Si基板に形成するトランジスタは
２個のアクセストランジスタ11、12だけで済み、Ｐ型TF
T13、14、Ｎ型TFT15、16を、NMOS（トランスファゲー
ト）11、12上にポリシリコンを堆積することで、３次元
構造にして、セル面積を従来のスタティック型メモリセ
ルに比べ、縮少することができる。また、フリップフロ
ップをTFTで構成することにより、セル駆動力が減り、
セル電流が従来の数100μＡに対して10pA〜1nA程度に低
減されるので、電源線の抵抗を上げることができる。ス
タンドバイ電流も、TFTを用いるため、従来と同様の低
スタンドバイ電流とすることが可能である。
施例の回路図を示す。ここで11、12はワード線WLにより
選択制御され、ビット線対BL、▲▼とフリップフロ
ップのデータ保持ノードとしての内部ノードＡ、Ｂを接
続するトランスファゲートとしてのＮ型アクセストラン
ジスタ、13、14はＰ型TFT、15、16はＮ型TFTで、TFT13
〜16は、互いに反対側のゲートと内部ノードが交差接続
されてフリップフロップを構成している。このようにフ
リップフロップを構成する４個のトランジスタを全てTF
Tで構成することで、Si基板に形成するトランジスタは
２個のアクセストランジスタ11、12だけで済み、Ｐ型TF
T13、14、Ｎ型TFT15、16を、NMOS（トランスファゲー
ト）11、12上にポリシリコンを堆積することで、３次元
構造にして、セル面積を従来のスタティック型メモリセ
ルに比べ、縮少することができる。また、フリップフロ
ップをTFTで構成することにより、セル駆動力が減り、
セル電流が従来の数100μＡに対して10pA〜1nA程度に低
減されるので、電源線の抵抗を上げることができる。ス
タンドバイ電流も、TFTを用いるため、従来と同様の低
スタンドバイ電流とすることが可能である。
第２図に本発明の他の実施例によるスタティックメモリ
セルの回路図を示す。第１図の個所で述べた如くセル駆
動力が低減したため、逆に、読み出し時のビット線BL、
▲▼間の電位差が少なくなり、読み出し時間が遅く
なることが考えられる。そこで第２図に示した例のよう
に２つの内部ノードA,B間を端子としたキャパシタ21を
設けることにより、ここに電荷が蓄えられる構成とし、
ビット線容量との間の電荷分割により、より大きなビッ
ト線電位差を得ることができる。
セルの回路図を示す。第１図の個所で述べた如くセル駆
動力が低減したため、逆に、読み出し時のビット線BL、
▲▼間の電位差が少なくなり、読み出し時間が遅く
なることが考えられる。そこで第２図に示した例のよう
に２つの内部ノードA,B間を端子としたキャパシタ21を
設けることにより、ここに電荷が蓄えられる構成とし、
ビット線容量との間の電荷分割により、より大きなビッ
ト線電位差を得ることができる。
第３図に本発明の他の実施例によるスタティック型メモ
リの回路図を示す。この例では、２つの内部ノードＡ、
Ｂと接地２の間にそれぞれキャパシタ31、32を設け、こ
こにより多く電荷を蓄えて記憶データをこわれにくくし
て、大きなビット線間電位差を設けた例である。このキ
ャパシタ31、32は電源１との間に容量を設けても効果は
同じであり、第２図と第３図を組み合わせた構成とする
こともできる。
リの回路図を示す。この例では、２つの内部ノードＡ、
Ｂと接地２の間にそれぞれキャパシタ31、32を設け、こ
こにより多く電荷を蓄えて記憶データをこわれにくくし
て、大きなビット線間電位差を設けた例である。このキ
ャパシタ31、32は電源１との間に容量を設けても効果は
同じであり、第２図と第３図を組み合わせた構成とする
こともできる。
第４図（ａ）は本発明の実施例（例えば第１図）による
スタティック型メモリセルのパターンレイアウトの一例
を示す。第４図（ｂ）は第４図（ａ）のＸ−Ｘ線に沿う
断面図、第４図（ｃ）は第４図（ａ）のＹ−Ｙ線に沿う
断面図である。これら図において、41はトランスファゲ
ートのチャネル、42はTFTのチャネルで、平面的に見て
Ｐ型TFTとＮ型TFTがオーバーラップしている。43はワー
ドラインで、これは第１層目ポリシリコンからなる。44
は埋め込みコンタクト、45は配線コンタクト、46は電源
線で、これは第４図（ａ）では電源ラインと接地ライン
が平面的に見て重なっている。47はＰ型Si基板、48はN+
拡散層、49は２層目ポリシリコンで、TFTのソース・ド
レインが形成される基板層となる。50はゲート絶縁膜、
51は３層目ポリシリコンで、TFTのゲート層となる。52
はゲート絶縁膜、53は４層目ポリシリコン、55はメタル
層である。
スタティック型メモリセルのパターンレイアウトの一例
を示す。第４図（ｂ）は第４図（ａ）のＸ−Ｘ線に沿う
断面図、第４図（ｃ）は第４図（ａ）のＹ−Ｙ線に沿う
断面図である。これら図において、41はトランスファゲ
ートのチャネル、42はTFTのチャネルで、平面的に見て
Ｐ型TFTとＮ型TFTがオーバーラップしている。43はワー
ドラインで、これは第１層目ポリシリコンからなる。44
は埋め込みコンタクト、45は配線コンタクト、46は電源
線で、これは第４図（ａ）では電源ラインと接地ライン
が平面的に見て重なっている。47はＰ型Si基板、48はN+
拡散層、49は２層目ポリシリコンで、TFTのソース・ド
レインが形成される基板層となる。50はゲート絶縁膜、
51は３層目ポリシリコンで、TFTのゲート層となる。52
はゲート絶縁膜、53は４層目ポリシリコン、55はメタル
層である。
この例はNMOS FETを使用した例である。ワード線WLは、
１層目のゲートポリシリコンで、埋め込みコンタクト44
とビット線コンタクト45との間の部分41がトランスファ
ゲートのチャネル領域となる。Ｎ型TFTは、ゲートをN+
拡散層48とし、２層目ポリシリコン49をTFTの基板とす
る。このようにN+拡散層48をゲートとすることで、拡散
層側をソース・ドレインとする場合に比べ、交差結合の
配線部を拡散層で作り、電源配線を拡散層で形成し、し
かも、低抵抗配線へのコンタクトを拡散層との間で作る
必要がないため、著しいセル面積縮少の効果がある。ま
た、拡散層をTFT形成の１層とすることで、新たにゲー
ト用のポリシリコンを設ける必要がなく、配線層の数を
低減することができる。更に３層目ポリシリコン層51を
Ｐ型TFTのゲート、４層目ポリシリコン53をＰ型TFTの基
板とする。このようにＰ型TFTを３層目と４層目ポリシ
リコンを用いて形成することで、Ｎ型TFTの上層にＰ型T
FTを堆積することができるため、セル面積を増大させな
いで済む。
１層目のゲートポリシリコンで、埋め込みコンタクト44
とビット線コンタクト45との間の部分41がトランスファ
ゲートのチャネル領域となる。Ｎ型TFTは、ゲートをN+
拡散層48とし、２層目ポリシリコン49をTFTの基板とす
る。このようにN+拡散層48をゲートとすることで、拡散
層側をソース・ドレインとする場合に比べ、交差結合の
配線部を拡散層で作り、電源配線を拡散層で形成し、し
かも、低抵抗配線へのコンタクトを拡散層との間で作る
必要がないため、著しいセル面積縮少の効果がある。ま
た、拡散層をTFT形成の１層とすることで、新たにゲー
ト用のポリシリコンを設ける必要がなく、配線層の数を
低減することができる。更に３層目ポリシリコン層51を
Ｐ型TFTのゲート、４層目ポリシリコン53をＰ型TFTの基
板とする。このようにＰ型TFTを３層目と４層目ポリシ
リコンを用いて形成することで、Ｎ型TFTの上層にＰ型T
FTを堆積することができるため、セル面積を増大させな
いで済む。
また、交差結合に用いる内部ノード電位を、拡散層Ｎ型
TFTゲート、２層目ポリシリコンＮ型TFT基板、３層目ポ
リシリコンＰ型TFTゲート、４層目ポリシリコンＰ型TFT
基板に接続する必要があるが、これを拡散層２層目ポ
リシリコン,2層目ポリシリコン３層目ポリシリコン,3
層目ポリシリコン４層目ポリシリコンの３つの埋め込
みコンタクトで、同一点に重ねて作成する。これによ
り、内部ノード（データ記憶ノード）の結線を１点で作
成することができ、セル面積を縮少する効果がある。更
に、拡散層Ｎ型TFTゲート、３層目ポリシリコンＰ型TFT
ゲートを重ね合わせ、２層目ポリシリコンＮ型TFT基
板、４層目ポリシリコンＮ型TFT基板を重ね合わせ、２
つの内部ノードの埋め込みコンタクトを対角に向い合わ
せて、２つのゲート、２つの基板を直交して配し、相手
側の内部ゲートと重ね合わせることで、交差結合が実現
できる。これにより、パターンレイアウトを単純にし、
効率よくトランジスタを配置する効果がある。
TFTゲート、２層目ポリシリコンＮ型TFT基板、３層目ポ
リシリコンＰ型TFTゲート、４層目ポリシリコンＰ型TFT
基板に接続する必要があるが、これを拡散層２層目ポ
リシリコン,2層目ポリシリコン３層目ポリシリコン,3
層目ポリシリコン４層目ポリシリコンの３つの埋め込
みコンタクトで、同一点に重ねて作成する。これによ
り、内部ノード（データ記憶ノード）の結線を１点で作
成することができ、セル面積を縮少する効果がある。更
に、拡散層Ｎ型TFTゲート、３層目ポリシリコンＰ型TFT
ゲートを重ね合わせ、２層目ポリシリコンＮ型TFT基
板、４層目ポリシリコンＮ型TFT基板を重ね合わせ、２
つの内部ノードの埋め込みコンタクトを対角に向い合わ
せて、２つのゲート、２つの基板を直交して配し、相手
側の内部ゲートと重ね合わせることで、交差結合が実現
できる。これにより、パターンレイアウトを単純にし、
効率よくトランジスタを配置する効果がある。
第５図に本発明の他の実施例による２つのセル分のパタ
ーンレイアウトを示す。これは、２つのアクセストラン
ジスタ（トランスファゲート）のワード線43を別々１層
目ポリシリコンで形成することを特徴とする。これによ
り第４図と異なり、セル短辺に２つのビット線コンタク
ト45を並列に置く必要がなくなり、セル短辺を縮める効
果がある。
ーンレイアウトを示す。これは、２つのアクセストラン
ジスタ（トランスファゲート）のワード線43を別々１層
目ポリシリコンで形成することを特徴とする。これによ
り第４図と異なり、セル短辺に２つのビット線コンタク
ト45を並列に置く必要がなくなり、セル短辺を縮める効
果がある。
第６図は本発明の他の実施例の回路図、第７図はその２
セル分のパターン平面図であるが、ここで前実施例と対
応する個所には同一符号を付しておく。ここで11はワー
ド線WLにより選択制御され、ビット線BLとフリップフロ
ップのデータ記憶部の内部ノードＡを接続するトランス
ファゲートとしてのアクセストランジスタ、61は前記フ
リップフロップの内部ノードＡと電源線間に設けられた
キャパシタンス、13、14はＰ型TFT、15、16はＮ型TFT
で、これらTFT13〜16は交差接続されてフリップフロッ
プを構成している。このようにフリップフロップを構成
する４つのトランジスタをすべてTFTで構成すること
で、Si基板に形成するトランジスタは１つのアクセスト
ランジスタ11だけで済み、Ｐ型TFT、Ｎ型TFTをNMOSアク
セストランジスタ上にポリシリコンを堆積することで３
次元構造とし、セル面積を従来のスタティック型メモリ
セルに比べ縮少することができる。
セル分のパターン平面図であるが、ここで前実施例と対
応する個所には同一符号を付しておく。ここで11はワー
ド線WLにより選択制御され、ビット線BLとフリップフロ
ップのデータ記憶部の内部ノードＡを接続するトランス
ファゲートとしてのアクセストランジスタ、61は前記フ
リップフロップの内部ノードＡと電源線間に設けられた
キャパシタンス、13、14はＰ型TFT、15、16はＮ型TFT
で、これらTFT13〜16は交差接続されてフリップフロッ
プを構成している。このようにフリップフロップを構成
する４つのトランジスタをすべてTFTで構成すること
で、Si基板に形成するトランジスタは１つのアクセスト
ランジスタ11だけで済み、Ｐ型TFT、Ｎ型TFTをNMOSアク
セストランジスタ上にポリシリコンを堆積することで３
次元構造とし、セル面積を従来のスタティック型メモリ
セルに比べ縮少することができる。
また、フリップフロップをTFTで構成することにより、
セルの駆動力が減り、セル電流が従来の数100μＡに対
して10pA〜1nA程度に低減されるので、電源線46の抵抗
を上げることができ、スタンドバイ電流もTFTを用いる
ことで、従来と同様の低スタンドバイ電流を実現でき
る。読み出し時間は、セル電流が低減することで遅くな
ることが考えられるが、前記キャパシタンス61によって
DRAM型セルと同様にビット線BLとの電荷分割によってビ
ット線振幅が得られるため、従来のSRAM型セルに対して
読み出し時間遅れを最少限に止どめることができる。前
述のように読み出し方式は、DRAM型を使用することで問
題ないが、書き込み方式については、TFTの電流が減る
ことで、フリップフロップの双安定点に達するまでの時
間が長くなるため、すでに「０」が書き込まれてあるセ
ルに「１」を書く場合は、内部ノードＡをセル電源より
高くすることが必要で、そのためビット線BL、ワード線
WLをブート（昇圧）させ、十分に内部ノード電圧を高く
し、すでに「１」が書き込まれてあるセルに「０」を書
く場合は、Ｐ型TFT14のトランジスタサイズＷをTFT13よ
り大きくするか、あるいはしきい値電圧Vthを下げるな
どして、Ｎ型TFT15を早くオンさせるなどの工夫が必要
である。
セルの駆動力が減り、セル電流が従来の数100μＡに対
して10pA〜1nA程度に低減されるので、電源線46の抵抗
を上げることができ、スタンドバイ電流もTFTを用いる
ことで、従来と同様の低スタンドバイ電流を実現でき
る。読み出し時間は、セル電流が低減することで遅くな
ることが考えられるが、前記キャパシタンス61によって
DRAM型セルと同様にビット線BLとの電荷分割によってビ
ット線振幅が得られるため、従来のSRAM型セルに対して
読み出し時間遅れを最少限に止どめることができる。前
述のように読み出し方式は、DRAM型を使用することで問
題ないが、書き込み方式については、TFTの電流が減る
ことで、フリップフロップの双安定点に達するまでの時
間が長くなるため、すでに「０」が書き込まれてあるセ
ルに「１」を書く場合は、内部ノードＡをセル電源より
高くすることが必要で、そのためビット線BL、ワード線
WLをブート（昇圧）させ、十分に内部ノード電圧を高く
し、すでに「１」が書き込まれてあるセルに「０」を書
く場合は、Ｐ型TFT14のトランジスタサイズＷをTFT13よ
り大きくするか、あるいはしきい値電圧Vthを下げるな
どして、Ｎ型TFT15を早くオンさせるなどの工夫が必要
である。
第７図は本発明の実施例によるスタティック型メモリセ
ル２つの分のパターンレイアウトの実施例を示す。この
例はNMOSFETを使用した例である。ワード線WLは１層目
ゲートポリシリコンで、ビット線コンタクト45と埋め込
みコンタクト44との間の部分41がトランスファーゲート
11のチャネル領域となる。また前実施例と同様にＮ型TF
Tは、ゲートをN+拡散層とし、２層目ポリシリコンをTFT
の基板とする。このようにN+拡散層をゲートとすること
で、拡散層側をソース・ドレインとする場合に比べ、交
差結合の配線部を拡散層で作り、電源配線を拡散層で形
成し、しかも、低抵抗配線へのコンタクトを拡散層との
間で作る必要がないため、著しいセル面積縮少の効果が
ある。また、拡散層をTFT形成の１層とすることで、新
たにゲート用のポリシリコンを設ける必要がなく、配線
層の数を低減することができる。更に３層目ポリシリコ
ン層をＰ型TFTのゲート、４層目ポリシリコンをＰ型TFT
の基板とする。このようにＰ型TFTを３層目、４層目ポ
リシリコンを用いて形成することで、Ｎ型TFTの上層に
Ｐ型TFTを堆積することができるため、セル面積を増大
させないで済む。
ル２つの分のパターンレイアウトの実施例を示す。この
例はNMOSFETを使用した例である。ワード線WLは１層目
ゲートポリシリコンで、ビット線コンタクト45と埋め込
みコンタクト44との間の部分41がトランスファーゲート
11のチャネル領域となる。また前実施例と同様にＮ型TF
Tは、ゲートをN+拡散層とし、２層目ポリシリコンをTFT
の基板とする。このようにN+拡散層をゲートとすること
で、拡散層側をソース・ドレインとする場合に比べ、交
差結合の配線部を拡散層で作り、電源配線を拡散層で形
成し、しかも、低抵抗配線へのコンタクトを拡散層との
間で作る必要がないため、著しいセル面積縮少の効果が
ある。また、拡散層をTFT形成の１層とすることで、新
たにゲート用のポリシリコンを設ける必要がなく、配線
層の数を低減することができる。更に３層目ポリシリコ
ン層をＰ型TFTのゲート、４層目ポリシリコンをＰ型TFT
の基板とする。このようにＰ型TFTを３層目、４層目ポ
リシリコンを用いて形成することで、Ｎ型TFTの上層に
Ｐ型TFTを堆積することができるため、セル面積を増大
させないで済む。
また、交差結合に用いる内部ノード電位を、拡散層、Ｎ
型TFTゲート、２層目ポリシリコンＮ型TFT基板、３層目
ポリシリコンＰ型TFTゲート、４層目ポリシリコンＰ型T
FT基板に接続する必要があるが、これを拡散層２層目
ポリシリコン,2層目ポリシリコン３層目ポリシリコ
ン,3層目ポリシリコン４層目ポリシリコンの３つの埋
め込みコンタクトで、同一点に重ねて作成する。これに
より、内部ノードの結線を１点で作成することができ、
セル面積を縮少する効果がある。
型TFTゲート、２層目ポリシリコンＮ型TFT基板、３層目
ポリシリコンＰ型TFTゲート、４層目ポリシリコンＰ型T
FT基板に接続する必要があるが、これを拡散層２層目
ポリシリコン,2層目ポリシリコン３層目ポリシリコ
ン,3層目ポリシリコン４層目ポリシリコンの３つの埋
め込みコンタクトで、同一点に重ねて作成する。これに
より、内部ノードの結線を１点で作成することができ、
セル面積を縮少する効果がある。
更に、拡散層Ｎ型TFTゲート、３層目ポリシリコンＰ型T
FTゲートを重ね合わせ、２層目ポリシリコンＮ型TFT基
板、４層目ポリシリコンＮ型TFT基板を重ね合わせ、２
つの内部ノードの埋め込みコンタクトを対角に向い合わ
せて、２つのゲート、２つの基板を直交して配し、相手
側の内部ゲートと重ね合わせることで、交差結合が実現
できる。これにより、パターンレイアウトを単純にし、
効率よくトランジスタを配置する効果がある。
FTゲートを重ね合わせ、２層目ポリシリコンＮ型TFT基
板、４層目ポリシリコンＮ型TFT基板を重ね合わせ、２
つの内部ノードの埋め込みコンタクトを対角に向い合わ
せて、２つのゲート、２つの基板を直交して配し、相手
側の内部ゲートと重ね合わせることで、交差結合が実現
できる。これにより、パターンレイアウトを単純にし、
効率よくトランジスタを配置する効果がある。
なお本発明は上記実施例に限られず種々の応用が可能で
ある。例えばこれまでの例では、シリコン基板にNMOSFE
Tを形成する例を示したが、このアクセストランジスタ
をPMOSFETで形成してもかまわない。ただしこの時はＰ
型Ｔ拡散層がＰ型TFTのゲート、２層目ポリシリコンが
Ｐ型TFTの基板、３層目ポリシリコンがＮ型TFTのゲー
ト、４層目ポリシリコンがＮ型TFTの基板となる。また
本発明では、第１のポリシリコン層をトランスファゲー
トのゲートに、第２のポリシリコン層を第２導電型TFT
のゲートに、第３のポリシリコン層を第２導電型TFTの
基板に、第４のポリシリコン層を第１導電型TFTのゲー
トに、第５のポリシリコン層を第１導電型TFTの基板に
してもよい。第８図はその具体例を示すパターン平面図
で、第４図、第５図の変形例にあたり、特徴としては、
ワード線第１ポリシリコンWL上にTFTフリップフロップ
が乗り上げた形をしていることである。そのため第４
図、第５図より更にセルが小さくなる。ただしこの場
合、拡散層48（第４図）をTFTのゲートとして用いるこ
とができなくなるため、５層ポリシリコンプロセスとな
る。第８図でトランジスタ41,42（42はＰ型TFTとＮ型TF
T）がオーバラップしている個所が２個所形成されてい
る。また本発明にあっては、第６図の回路構成において
第９図の如く、第８図の場合と同様にワード線WL上の乗
り上げた形としてもよい。これはトランスファゲート41
が１つしかなく、第７図の変形例に当たる。この場合拡
散層48（第４図）がトランスファゲート用のみとなり、
TFTゲートの役目を、１層増えたポリシリコン層で行な
うことになる。
ある。例えばこれまでの例では、シリコン基板にNMOSFE
Tを形成する例を示したが、このアクセストランジスタ
をPMOSFETで形成してもかまわない。ただしこの時はＰ
型Ｔ拡散層がＰ型TFTのゲート、２層目ポリシリコンが
Ｐ型TFTの基板、３層目ポリシリコンがＮ型TFTのゲー
ト、４層目ポリシリコンがＮ型TFTの基板となる。また
本発明では、第１のポリシリコン層をトランスファゲー
トのゲートに、第２のポリシリコン層を第２導電型TFT
のゲートに、第３のポリシリコン層を第２導電型TFTの
基板に、第４のポリシリコン層を第１導電型TFTのゲー
トに、第５のポリシリコン層を第１導電型TFTの基板に
してもよい。第８図はその具体例を示すパターン平面図
で、第４図、第５図の変形例にあたり、特徴としては、
ワード線第１ポリシリコンWL上にTFTフリップフロップ
が乗り上げた形をしていることである。そのため第４
図、第５図より更にセルが小さくなる。ただしこの場
合、拡散層48（第４図）をTFTのゲートとして用いるこ
とができなくなるため、５層ポリシリコンプロセスとな
る。第８図でトランジスタ41,42（42はＰ型TFTとＮ型TF
T）がオーバラップしている個所が２個所形成されてい
る。また本発明にあっては、第６図の回路構成において
第９図の如く、第８図の場合と同様にワード線WL上の乗
り上げた形としてもよい。これはトランスファゲート41
が１つしかなく、第７図の変形例に当たる。この場合拡
散層48（第４図）がトランスファゲート用のみとなり、
TFTゲートの役目を、１層増えたポリシリコン層で行な
うことになる。
［発明の効果］ 以上説明した如く本発明によれば、従来Si基板に４個の
MOSトランジスタを形成する必要があったのを、１個ま
たは２個のMOSトランジスタで済むようになり、TFTも基
板上に積層すればよいため、セル面積を縮少できる。ま
た電源線の抵抗を上げることもできるし、キャパシタを
付加することで、動作時間の遅れを小としたり、ビット
線間の電位差を大きく保持したり、データ記憶ノードの
データをこわれにくくできるなどの利点が具備されるも
のである。
MOSトランジスタを形成する必要があったのを、１個ま
たは２個のMOSトランジスタで済むようになり、TFTも基
板上に積層すればよいため、セル面積を縮少できる。ま
た電源線の抵抗を上げることもできるし、キャパシタを
付加することで、動作時間の遅れを小としたり、ビット
線間の電位差を大きく保持したり、データ記憶ノードの
データをこわれにくくできるなどの利点が具備されるも
のである。
第１図ないし第３図は本発明の各実施例の回路図、第４
図（ａ）は同パターン平面図、第４図（ｂ）、（ｃ）は
その断面図、第５図は上記パターン平面図の変形例、第
６図は本発明の他の実施例の回路図、第７図は同パター
ン平面図、第８図、第９図は本発明の更に他の実施例の
パターン平面図、第10図、第11図は従来のスタティック
型メモリセルの回路図である。 1,2…電源端子、11,12…トランスファゲート（アクセス
トランジスタ）、13,14…Ｐ型TFT、15,16…Ｎ型TFT、2
1,31,32,61…キャパシタ、A,B…データ記憶ノード、41
…トランスファゲートのチャネル、42…TFTのチャネ
ル、43…ワード線（１層目ポリシリコン）、44…埋め込
みコンタクト、45…コンタクト、６…電源線、47…Si基
板、48…N+層、49…２層目ポリシリコン、51…３層目ポ
リシリコン、53…４層目ポリシリコン。
図（ａ）は同パターン平面図、第４図（ｂ）、（ｃ）は
その断面図、第５図は上記パターン平面図の変形例、第
６図は本発明の他の実施例の回路図、第７図は同パター
ン平面図、第８図、第９図は本発明の更に他の実施例の
パターン平面図、第10図、第11図は従来のスタティック
型メモリセルの回路図である。 1,2…電源端子、11,12…トランスファゲート（アクセス
トランジスタ）、13,14…Ｐ型TFT、15,16…Ｎ型TFT、2
1,31,32,61…キャパシタ、A,B…データ記憶ノード、41
…トランスファゲートのチャネル、42…TFTのチャネ
ル、43…ワード線（１層目ポリシリコン）、44…埋め込
みコンタクト、45…コンタクト、６…電源線、47…Si基
板、48…N+層、49…２層目ポリシリコン、51…３層目ポ
リシリコン、53…４層目ポリシリコン。
Claims (20)
- 【請求項１】第１、第２の第１導電型TFT（Thin Film T
ransistor）の一端を第１の電源電位供給端に接続し、
第１、第２の第１導電型TFTの他端をそれぞれ第１のデ
ータ記憶ノード、これとは反転関係の第２のデータ記憶
ノードに接続し、第１、第２の第２導電型TFTの一端を
第２の電源電位供給端に接続し、第１、第２の第２導電
型TFTの他端をそれぞれ第１、第２のデータ記憶ノード
に接続し、第１、第２の第１導電型TFTのゲートをそれ
ぞれ第２、第１のデータ記憶ノードに接続し、第１、第
２の第２導電型TFTのゲートをそれぞれ第２、第１のデ
ータ記憶ノートに接続したフリップフロップを形成し、
互にデータ反転関係にある第１、第２のビット線と第
１、第２のデータ記憶ノードとの間にそれぞれ第１導電
型の第１、第２のMOS型トランスファゲートを設け、こ
れらトランスファゲートのゲートをワード線に接続した
ことを特徴とするスタティック型メモリセル。 - 【請求項２】前記第１、第２のデータ記憶ノードの間に
キャパシタンスを介挿したことを特徴とする請求項１に
記載のスタティック型メモリセル。 - 【請求項３】前記第１、第２のデータ記憶ノードと第１
あるいは及び第２の電源電位供給端との間にキャパシタ
ンスをそれぞれ設けたことを特徴とする請求項１に記載
のスタティック型メモリセル。 - 【請求項４】前記第１、第２のMOS型トランスファゲー
トが第１導電型半導体基板に設けられた第２導電型MOS
トランジスタのとき、第１、第２の第２導電型TFTのゲ
ートを第１導電型半導体基板の第２導電型拡散層とし、
半導体基板上ゲートのワード線に用いられる第１のポリ
シリコン層に対する第２のポリシリコン層を第２導電型
TFT基板としたことを特徴とする請求項１ないし３のい
ずれか１項に記載のスタティック型メモリセル。 - 【請求項５】第３のポリシリコン層を第１導電型TFTの
ゲート、第４のポリシリコン層を第１導電型TFTの基板
としたことを特徴とする請求項４に記載のスタティック
型メモリセル。 - 【請求項６】同一のデータ記憶ノードに接続される第
２、第３、第４のポリシリコン層を、縦積みで同一個所
上に順次形成する埋め込みコンタクトで接続し、第１、
第２の導電型TFTのゲートを並行にのばし、第１、第２
の導電型TFTの基板を上記TFTゲートとは直交する方向に
のばし、第１、第２のデータ記憶ノード間のTFT基板、
ゲートを直交した形で形成したことを特徴とする請求項
４または５に記載のスタティック型メモリセル。 - 【請求項７】第１、第２の第１導電型TFT（Thin Film T
ransistor）の一端を第１の電源電位供給端に接続し、
第１、第２の第１導電型TFTの他端をそれぞれ第１のデ
ータ記憶ノード、これとは反転関係の第２のデータ記憶
ノードに接続し、第１、第２の第２導電型TFTの一端を
第２の電源電位供給端に接続し、第１、第２の第２導電
型TFTの他端をそれぞれ第１、第２のデータ記憶ノード
に接続し、第１、第２の第１導電型TFTのゲートをそれ
ぞれ第２、第１のデータ記憶ノードに接続し、第１、第
２の第２導電型TFTのゲートをそれぞれ第２、第１のデ
ータ記憶ノードに接続したフリップフロップを形成し、
ビット線と第１のデータ記憶ノードとの間に第２導電型
のMOSトランスファゲートを設け、該トランスファゲー
トのゲートをワード線に接続したことを特徴とするスタ
ティック型メモリセル。 - 【請求項８】前記第１のデータ記憶ノードと第２の電源
電位供給端との間にキャパシタンスを設けたことを特徴
とする請求項７に記載のスタティック型メモリセル。 - 【請求項９】前記第１、第２の第２導電型TFTの駆動力
に差を設け、ビット線に接続されるトランスファゲート
の一端をゲート入力とする第１導電型TFTの方の駆動力
をより大とすることを特徴とする請求項７に記載のスタ
ティック型メモリセル。 - 【請求項１０】前記フリップフロップを構成する第１、
第２の第１導電型TFTのうち、トランスファゲートの一
端をゲート入力とする方の第１導電型TFTの駆動力を他
方の第１導電型TFTの駆動力より上げるため、前記両TFT
のトランジスタサイズあるいはしきい値電圧あるいはト
ランジスタサイズに差を設けることを特徴とする請求項
９に記載のスタティック型メモリセル。 - 【請求項１１】前記トランスファーゲートのゲート入力
あるいは及びビット線電位を、少なくともデータ書き込
み時に、第１、第２の電源電位間の範囲外の電位とする
ことを特徴とする請求項９または10に記載のスタティッ
ク型メモリセル。 - 【請求項１２】前記MOS型トランスファゲートが第１導
電型半導体基板に設けられた第２導電型MOSトランジス
タのとき、第１、第２の第２導電型TFTのゲートを第１
導電型半導体基板の第２導電型拡散層とし、半導体基板
上ゲートのワード線に用いる第１のポリシリコン層に対
する第２のポリシリコン層を第２導電型TFT基板とした
ことを特徴とする請求項７ないし11のいずれか１項に記
載のスタティック型メモリセル。 - 【請求項１３】第３のポリシリコン層を第１導電型TFT
のゲート、第４のポリシリコン層を第１導電型TFTの基
板としたことを特徴とする請求項12に記載のスタティッ
ク型メモリセル。 - 【請求項１４】同一のデータ記憶ノードに接続される第
２、第３、第４のポリシリコン層を、縦積みで同一個所
上に順次形成する埋め込みコンタクトで接続し、第１、
第２の導電型TFTのゲートを並行にのばし、第１、第２
の導電型TFTの基板を上記並行したTFTゲートとは直交す
る方向にのばし、第１、第２のデータ記憶ノード間のTF
T基板、ゲートを直交した形で形成したことを特徴とす
る請求項12または13に記載のスタティック型メモリセ
ル。 - 【請求項１５】第１のポリシリコン層をトランスファゲ
ートのゲートに、第２のポリシリコン層を第２導電型TF
Tのゲートに、第３のポリシリコン層を第２導電型TFTの
基板に、第４のポリシリコン層を第１導電型TFTのゲー
トに、第５のポリシリコン層を第１導電型TFTの基板に
したことを特徴とする請求項１ないし３のいずれか１項
に記載のスタティック型メモリセル。 - 【請求項１６】第１、第２導電型TFTをトランスファゲ
ート上に、平面的に見て一部オーバーラップして形成し
たことを特徴とする請求項５に記載のスタティック型メ
モリセル。 - 【請求項１７】第１、第２導電型TFTをトランスファゲ
ート上に、平面的に見て一部オーバーラップして形成し
たことを特徴とする請求項15に記載のスタティック型メ
モリセル。 - 【請求項１８】第１のポリシリコン層をトランスファゲ
ートのゲートに、第２のポリシリコン層を第２導電型TF
Tのゲートに、第３のポリシリコン層を第２導電型TFTの
基板に、第４のポリシリコン層を第１導電型TFTのゲー
トに、第５のポリシリコン層を第１導電型TFTの基板に
したことを特徴とする請求項７に記載のスタティック型
メモリセル。 - 【請求項１９】第１、第２導電型TFTをトランスファゲ
ート上に、平面的に見て一部オーバーラップして形成し
たことを特徴とする請求項７に記載のスタティック型メ
モリセル。 - 【請求項２０】第１、第２導電型TFTをトランスファゲ
ート上に、平面的に見て一部オーバーラップして形成し
たことを特徴とする請求項18に記載のスタティック型メ
モリセル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307308A JPH0732200B2 (ja) | 1990-11-15 | 1990-11-15 | スタティック型メモリセル |
| US07/791,695 US5278459A (en) | 1990-11-15 | 1991-11-14 | Static semiconductor memory using thin film FET |
| KR1019910020238A KR960012300B1 (ko) | 1990-11-15 | 1991-11-14 | 스태틱형 메모리셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307308A JPH0732200B2 (ja) | 1990-11-15 | 1990-11-15 | スタティック型メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04180262A JPH04180262A (ja) | 1992-06-26 |
| JPH0732200B2 true JPH0732200B2 (ja) | 1995-04-10 |
Family
ID=17967588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307308A Expired - Fee Related JPH0732200B2 (ja) | 1990-11-15 | 1990-11-15 | スタティック型メモリセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5278459A (ja) |
| JP (1) | JPH0732200B2 (ja) |
| KR (1) | KR960012300B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712666A (en) | 1991-08-09 | 1998-01-27 | Canon Kabushiki Kaisha | Recording apparatus |
| JPH06103781A (ja) * | 1992-09-21 | 1994-04-15 | Sharp Corp | メモリセル回路 |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
| JP2601176B2 (ja) * | 1993-12-22 | 1997-04-16 | 日本電気株式会社 | 半導体記憶装置 |
| US5521861A (en) * | 1994-10-20 | 1996-05-28 | At&T Corp. | High-speed high-density SRAM cell |
| JP3535615B2 (ja) | 1995-07-18 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5670812A (en) * | 1995-09-29 | 1997-09-23 | International Business Machines Corporation | Field effect transistor having contact layer of transistor gate electrode material |
| US5675185A (en) * | 1995-09-29 | 1997-10-07 | International Business Machines Corporation | Semiconductor structure incorporating thin film transistors with undoped cap oxide layers |
| US5640342A (en) * | 1995-11-20 | 1997-06-17 | Micron Technology, Inc. | Structure for cross coupled thin film transistors and static random access memory cell |
| JPH10188571A (ja) * | 1996-12-25 | 1998-07-21 | Toshiba Corp | 半導体メモリ回路装置及び半導体メモリセルの書き込み方法 |
| US5805496A (en) * | 1996-12-27 | 1998-09-08 | International Business Machines Corporation | Four device SRAM cell with single bitline |
| US5838606A (en) * | 1997-04-28 | 1998-11-17 | Mitsubishi Semiconductor America, Inc. | Three-transistor static storage cell |
| US7108508B2 (en) * | 1998-12-04 | 2006-09-19 | Align Technology, Inc. | Manipulable dental model system for fabrication of a dental appliance |
| US20020120228A1 (en) * | 2000-06-08 | 2002-08-29 | Yuh-Fun Maa | Powder compositions |
| US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
| JP2004079696A (ja) * | 2002-08-14 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| US7315466B2 (en) * | 2004-08-04 | 2008-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for arranging and manufacturing the same |
| EP1638142A3 (en) * | 2004-09-20 | 2006-09-13 | Samsung Electronics Co.,Ltd. | SRAM cell with stacked thin-film transistors |
| JP2009048772A (ja) * | 2008-12-05 | 2009-03-05 | Renesas Technology Corp | 半導体記憶装置 |
| CN104485336B (zh) * | 2009-10-21 | 2018-01-02 | 株式会社半导体能源研究所 | 半导体器件 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160432A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | |
| US4130892A (en) * | 1977-01-03 | 1978-12-19 | Rockwell International Corporation | Radiation hard memory cell and array thereof |
| JPS59201460A (ja) * | 1983-04-30 | 1984-11-15 | Sharp Corp | Ｃｍｏｓ△ｆｅｔ集積回路の製造方法 |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| JP3011416B2 (ja) * | 1989-04-14 | 2000-02-21 | 株式会社東芝 | スタティック型メモリ |
| JPH03218667A (ja) * | 1989-11-01 | 1991-09-26 | Hitachi Ltd | 半導体記憶装置 |
-
1990
- 1990-11-15 JP JP2307308A patent/JPH0732200B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-14 US US07/791,695 patent/US5278459A/en not_active Expired - Lifetime
- 1991-11-14 KR KR1019910020238A patent/KR960012300B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012300B1 (ko) | 1996-09-18 |
| JPH04180262A (ja) | 1992-06-26 |
| US5278459A (en) | 1994-01-11 |
| KR920010880A (ko) | 1992-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0732200B2 (ja) | スタティック型メモリセル | |
| JP4885365B2 (ja) | 半導体装置 | |
| US8238142B2 (en) | Semiconductor memory device | |
| US20200161314A1 (en) | Two-Port SRAM Structure | |
| US5072286A (en) | Semiconductor memory device having memory cells including IG FETs in a symmetrical arrangement | |
| JP4416428B2 (ja) | 半導体記憶装置 | |
| JP2001053164A (ja) | 半導体記憶装置 | |
| JP2001053167A (ja) | 半導体記憶装置 | |
| US6639326B2 (en) | Full CMOS SRAM cell | |
| US20160111141A1 (en) | Semiconductor storage device | |
| KR100388868B1 (ko) | 반도체메모리장치 | |
| JPH07183401A (ja) | 半導体メモリ装置 | |
| JPH05152544A (ja) | 半導体メモリセル | |
| TWI711159B (zh) | 半導體記憶元件 | |
| JPH06104405A (ja) | スタティック型メモリ | |
| CN112489701A (zh) | 静态随机存取存储器组成的存储器元件 | |
| JP6096271B2 (ja) | 半導体装置 | |
| JP2009076931A (ja) | 半導体記憶装置 | |
| JPH04172697A (ja) | 半導体記憶装置 | |
| JP2014064037A (ja) | 半導体装置 | |
| JP2001093990A (ja) | 半導体記憶装置 | |
| JP2012195598A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080410 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100410 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |