JPH07142601A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142601A JPH07142601A JP5284851A JP28485193A JPH07142601A JP H07142601 A JPH07142601 A JP H07142601A JP 5284851 A JP5284851 A JP 5284851A JP 28485193 A JP28485193 A JP 28485193A JP H07142601 A JPH07142601 A JP H07142601A
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Abstract
(57)【要約】
【目的】 メモリセルを構成するＭＯＳ型トランジスタ
のドレインとスタック型キャパシタの容量電極との接続
を良好にして、キャパシタのリーク電流を防止し、高い
ホールド特性を維持できる半導体装置の製造方法を提供
する。 【構成】 Ｐ型のシリコン基板１に素子分離の選択酸化
膜２を形成した後に、選択酸化膜２のエッジ部２ａを除
去するエッチングを行う。次に、エッチング後のシリコ
ン基板１にＭＯＳ型トランジスタのドレイン領域６を拡
張させて形成し、ドレイン領域６とスタック型キャパシ
タの容量電極１１との良好な接続を可能にする。
のドレインとスタック型キャパシタの容量電極との接続
を良好にして、キャパシタのリーク電流を防止し、高い
ホールド特性を維持できる半導体装置の製造方法を提供
する。 【構成】 Ｐ型のシリコン基板１に素子分離の選択酸化
膜２を形成した後に、選択酸化膜２のエッジ部２ａを除
去するエッチングを行う。次に、エッチング後のシリコ
ン基板１にＭＯＳ型トランジスタのドレイン領域６を拡
張させて形成し、ドレイン領域６とスタック型キャパシ
タの容量電極１１との良好な接続を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩメモリ等の半導
体装置の製造方法に係り、特にスタック型のメモリセル
のキャパシタのホールド特性を向上させた半導体装置の
製造方法に関する。
体装置の製造方法に係り、特にスタック型のメモリセル
のキャパシタのホールド特性を向上させた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】半導体メモリの特性の一つにホールド特
性がある。これは、電気的信号をメモリセルのキャパシ
タにいかに効率良く保持するかを示すものであり、特に
ＤＲＡＭ（Dynamic Random Access Memory）等の高密度
記憶の半導体メモリにおいては、製品の信頼性を判断す
る上で重要な特性の一つとされている。このホールド特
性を高く維持するとともに、ＤＲＡＭの高集積化・微細
化を図るためには、キャパシタの占有面積を減らし、か
つ容量Ｃの値を大きくする要請がある。かかる要請に応
えるメモリセルの構造として、スタック型、トレンチ型
等の様々な容量形状が考案されている。
性がある。これは、電気的信号をメモリセルのキャパシ
タにいかに効率良く保持するかを示すものであり、特に
ＤＲＡＭ（Dynamic Random Access Memory）等の高密度
記憶の半導体メモリにおいては、製品の信頼性を判断す
る上で重要な特性の一つとされている。このホールド特
性を高く維持するとともに、ＤＲＡＭの高集積化・微細
化を図るためには、キャパシタの占有面積を減らし、か
つ容量Ｃの値を大きくする要請がある。かかる要請に応
えるメモリセルの構造として、スタック型、トレンチ型
等の様々な容量形状が考案されている。
【０００３】以下、従来のＤＲＡＭにおけるスタック型
キャパシタの製造方法に関して図面を参照して説明す
る。図４は従来の半導体装置の製造方法の一例を示す半
導体メモリ装置におけるメモリセル部の断面図である。
まず、図４（ａ）に示すように、Ｐ型半導体基板２０の
表面上にＬＯＣＯＳ法を用いて選択酸化膜２１を形成す
る。
キャパシタの製造方法に関して図面を参照して説明す
る。図４は従来の半導体装置の製造方法の一例を示す半
導体メモリ装置におけるメモリセル部の断面図である。
まず、図４（ａ）に示すように、Ｐ型半導体基板２０の
表面上にＬＯＣＯＳ法を用いて選択酸化膜２１を形成す
る。
【０００４】次に、半導体基板２０の露出した表面領域
に、ゲート酸化膜２２及びゲート電極２３を形成した後
に、イオン注入法を使用してゲート端と選択酸化膜２１
端との間、及びゲート端とゲート端との間の半導体基板
２０の表面にＮ型拡散層２５、２６を形成する（図４
（ｂ））。このＮ型拡散層がＭＯＳトランジスタのドレ
イン領域２５及びソース領域２６となる。
に、ゲート酸化膜２２及びゲート電極２３を形成した後
に、イオン注入法を使用してゲート端と選択酸化膜２１
端との間、及びゲート端とゲート端との間の半導体基板
２０の表面にＮ型拡散層２５、２６を形成する（図４
（ｂ））。このＮ型拡散層がＭＯＳトランジスタのドレ
イン領域２５及びソース領域２６となる。
【０００５】次に、ＣＶＤ法によってウェハ全面を層間
絶縁膜２７で覆った後に、ドレイン領域２５上方の層間
絶縁膜２７及び選択酸化膜２１の一部をエッチングして
コンタクト孔２８を形成する（図４（ｃ））。次いで、
このコンタクト孔２８にＮ型の不純物を含むポリシリコ
ンを堆積することにより、スタック型キャパシタの一方
の容量電極２９が形成される。その後にドレイン領域２
５に隣接して拡散層２５ａを形成し、この容量電極２９
と半導体基板２０のドレイン領域２５とを電気的に接続
する。更に、この容量電極２９の上に酸化シリコン等の
容量絶縁膜３０を堆積させるとともに、この容量絶縁膜
３０上にポリシリコンから成る他方の容量電極３１を堆
積させて、ポリシリコンによる２層の容量電極２９、３
１の間に容量絶縁膜３０を挟む構造のスタック型キャパ
シタを形成する（図４（ｄ））。
絶縁膜２７で覆った後に、ドレイン領域２５上方の層間
絶縁膜２７及び選択酸化膜２１の一部をエッチングして
コンタクト孔２８を形成する（図４（ｃ））。次いで、
このコンタクト孔２８にＮ型の不純物を含むポリシリコ
ンを堆積することにより、スタック型キャパシタの一方
の容量電極２９が形成される。その後にドレイン領域２
５に隣接して拡散層２５ａを形成し、この容量電極２９
と半導体基板２０のドレイン領域２５とを電気的に接続
する。更に、この容量電極２９の上に酸化シリコン等の
容量絶縁膜３０を堆積させるとともに、この容量絶縁膜
３０上にポリシリコンから成る他方の容量電極３１を堆
積させて、ポリシリコンによる２層の容量電極２９、３
１の間に容量絶縁膜３０を挟む構造のスタック型キャパ
シタを形成する（図４（ｄ））。
【０００６】図５は、上述の拡散層２５ａの形成状況を
示している。容量電極２９の形成後に熱処理を行い、半
導体基板２０と接する容量電極２９に含まれるＮ型不純
物２９ａを半導体基板２０に拡散させることにより、Ｎ
型拡散層２５ａを形成する。この熱処理工程を採用する
ことにより、ドレイン領域２５も拡張され、容量電極２
９とドレイン領域２５とのコンタクトを安定にするオー
バラップ部２５ｂが形成される。このため、Ｎ型拡散層
２５、２５ａが不連続となることはなく、安定したドレ
イン領域２５、２５ａを確保できる。
示している。容量電極２９の形成後に熱処理を行い、半
導体基板２０と接する容量電極２９に含まれるＮ型不純
物２９ａを半導体基板２０に拡散させることにより、Ｎ
型拡散層２５ａを形成する。この熱処理工程を採用する
ことにより、ドレイン領域２５も拡張され、容量電極２
９とドレイン領域２５とのコンタクトを安定にするオー
バラップ部２５ｂが形成される。このため、Ｎ型拡散層
２５、２５ａが不連続となることはなく、安定したドレ
イン領域２５、２５ａを確保できる。
【０００７】また、拡散層２５ａの形成方法のその他の
例としては、図６に示すように、容量電極２９のコンタ
クト孔２８を開口する工程の後に、イオン注入法により
リン等のＮ型不純物３２をその開口部に注入する方法が
知られている。このイオン注入工程を採用することによ
り、Ｎ型拡散層のドレイン領域２５が拡張され、上述の
熱処理工程を採用する方法と同様に、オーバラップ部２
５ｂが形成される。
例としては、図６に示すように、容量電極２９のコンタ
クト孔２８を開口する工程の後に、イオン注入法により
リン等のＮ型不純物３２をその開口部に注入する方法が
知られている。このイオン注入工程を採用することによ
り、Ｎ型拡散層のドレイン領域２５が拡張され、上述の
熱処理工程を採用する方法と同様に、オーバラップ部２
５ｂが形成される。
【０００８】
【発明が解決しようとする課題】ところで、半導体メモ
リ装置等を高集積化する場合には、例えば、図７に示す
ようにスタック型キャパシタを接続するコンタクト孔２
８の径をできるだけ小さくする必要がある。この場合、
上述の熱処理、又はイオン注入によってＮ型拡散層にオ
ーバラップ部２５ｂを形成する方法では、半導体基板２
０側へのＮ型不純物２９ａの供給が不十分となり、ドレ
イン領域２５とＮ型拡散層２５ａとの間にオフセット部
２５ｃが形成され、或はＮ型不純物濃度の低下によりそ
の接合耐圧が低下するという問題がある。この結果、キ
ャパシタに蓄積された電荷が、オフセット部２５ｃ、或
は接合耐圧劣化部より半導体基板２０側にリークし、メ
モリセルのホールド特性が著しく低下することになる。
リ装置等を高集積化する場合には、例えば、図７に示す
ようにスタック型キャパシタを接続するコンタクト孔２
８の径をできるだけ小さくする必要がある。この場合、
上述の熱処理、又はイオン注入によってＮ型拡散層にオ
ーバラップ部２５ｂを形成する方法では、半導体基板２
０側へのＮ型不純物２９ａの供給が不十分となり、ドレ
イン領域２５とＮ型拡散層２５ａとの間にオフセット部
２５ｃが形成され、或はＮ型不純物濃度の低下によりそ
の接合耐圧が低下するという問題がある。この結果、キ
ャパシタに蓄積された電荷が、オフセット部２５ｃ、或
は接合耐圧劣化部より半導体基板２０側にリークし、メ
モリセルのホールド特性が著しく低下することになる。
【０００９】本発明は、このような問題を解決するため
に為されたものであり、メモリセルを構成するＭＯＳ型
トランジスタの拡散層とスタック型キャパシタの容量電
極との接続を良好にして、リーク電流によるキャパシタ
の放電を防止し、高いホールド特性を維持できる半導体
装置の製造方法を提供することを目的とする。
に為されたものであり、メモリセルを構成するＭＯＳ型
トランジスタの拡散層とスタック型キャパシタの容量電
極との接続を良好にして、リーク電流によるキャパシタ
の放電を防止し、高いホールド特性を維持できる半導体
装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
素子分離の選択酸化膜を形成する工程と、前記選択酸化
膜のエッジ部を除去処理する工程と、前記エッジ部を除
去した後の半導体基板上に拡散層を形成する工程と、前
記拡散層にコンタクトする一端を有する電極を堆積させ
る工程と、前記電極の他端を容量電極とするキャパシタ
を形成する工程とを含むことを特徴とする。
め、本発明の半導体装置の製造方法は、半導体基板上に
素子分離の選択酸化膜を形成する工程と、前記選択酸化
膜のエッジ部を除去処理する工程と、前記エッジ部を除
去した後の半導体基板上に拡散層を形成する工程と、前
記拡散層にコンタクトする一端を有する電極を堆積させ
る工程と、前記電極の他端を容量電極とするキャパシタ
を形成する工程とを含むことを特徴とする。
【００１１】また、本発明の実施態様として、ランダム
アクセスメモリ装置の製造に本発明の製造方法を適用す
れば、キャパシタのホールド特性が良く、かつ高集積化
されたＤＲＡＭを提供することができる。
アクセスメモリ装置の製造に本発明の製造方法を適用す
れば、キャパシタのホールド特性が良く、かつ高集積化
されたＤＲＡＭを提供することができる。
【００１２】ここで、選択酸化膜のエッジ部とは、ＬＯ
ＣＯＳ法における酸化膜形成速度の差異に起因して形成
されるバーズ・ビーク部を称し、ＬＳＩメモリ等を製造
する場合に、半導体基板上における素子の有効面積を小
さくする部分として知られている。
ＣＯＳ法における酸化膜形成速度の差異に起因して形成
されるバーズ・ビーク部を称し、ＬＳＩメモリ等を製造
する場合に、半導体基板上における素子の有効面積を小
さくする部分として知られている。
【００１３】
【作用】本発明の半導体装置の製造方法では、メモリセ
ルの拡散層形成工程に先立って、選択酸化膜のエッジ部
（バーズ・ビーク部）を除去するので、半導体基板上に
形成する素子の有効面積を十分に確保できる。特に、ド
レイン領域の拡散層を十分に拡張できるので、ドレイン
とスタック型キャパシタの容量電極との良好な接続が実
現できる。
ルの拡散層形成工程に先立って、選択酸化膜のエッジ部
（バーズ・ビーク部）を除去するので、半導体基板上に
形成する素子の有効面積を十分に確保できる。特に、ド
レイン領域の拡散層を十分に拡張できるので、ドレイン
とスタック型キャパシタの容量電極との良好な接続が実
現できる。
【００１４】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図１及び図２は、本発明の実施例の製造方法を工
程順に示す半導体装置のメモリセル部の断面図である。
なお、メモリセルは、ＭＯＳ型トランジスタ及びキャパ
シタからなるスタック型の構造のものである。
する。図１及び図２は、本発明の実施例の製造方法を工
程順に示す半導体装置のメモリセル部の断面図である。
なお、メモリセルは、ＭＯＳ型トランジスタ及びキャパ
シタからなるスタック型の構造のものである。
【００１５】この実施例の方法では、先ず、図１に示す
ように、ＬＯＣＯＳ（Local Oxidization of Silicon）
技術を採用してＰ型シリコン基板１のウェハ表面上に選
択酸化膜２を形成する（図１（ａ））。なお、この実施
例の方法においては、アクセプターを添加したＰ型シリ
コン基板１を用いた例を示すが、これに限定するもので
はない。
ように、ＬＯＣＯＳ（Local Oxidization of Silicon）
技術を採用してＰ型シリコン基板１のウェハ表面上に選
択酸化膜２を形成する（図１（ａ））。なお、この実施
例の方法においては、アクセプターを添加したＰ型シリ
コン基板１を用いた例を示すが、これに限定するもので
はない。
【００１６】次いで、シリコン基板１の表面に一様な厚
さのフォトレジスト膜３をスピナーを用いて回転塗布し
た後に、選択酸化膜２のエッジ部２ａ、即ちバーズ・ビ
ーク部を除去する（図１（ｂ））。この選択酸化膜２の
エッジ部２ａを除去する工程は、メモリセルを形成する
のに十分なシリコン基板１の表面領域を確保するために
採用する。この工程は、フォトレジスト膜３を選択的に
除去し、ドライエッチング技術で選択酸化膜２を異方性
エッチングすることにより行う。
さのフォトレジスト膜３をスピナーを用いて回転塗布し
た後に、選択酸化膜２のエッジ部２ａ、即ちバーズ・ビ
ーク部を除去する（図１（ｂ））。この選択酸化膜２の
エッジ部２ａを除去する工程は、メモリセルを形成する
のに十分なシリコン基板１の表面領域を確保するために
採用する。この工程は、フォトレジスト膜３を選択的に
除去し、ドライエッチング技術で選択酸化膜２を異方性
エッチングすることにより行う。
【００１７】エッチング後のシリコン基板１の露出領域
に、一般の素子形成工程と同様な方法でゲート酸化膜４
及びゲート電極５を形成する。この後、イオン注入法を
用いてゲート端と選択酸化膜端との間、及びゲート端と
隣接するゲート端との間のシリコン基板１の表面にＮ型
拡散層６、７を形成する（図１（ｃ））。このＮ型拡散
層はＭＯＳ型トランジスタのドレイン領域６及びソース
領域７を構成する。この結果、除去された選択酸化膜２
のエッジ部２ａの下方までドレイン領域６が拡張される
ことになる。
に、一般の素子形成工程と同様な方法でゲート酸化膜４
及びゲート電極５を形成する。この後、イオン注入法を
用いてゲート端と選択酸化膜端との間、及びゲート端と
隣接するゲート端との間のシリコン基板１の表面にＮ型
拡散層６、７を形成する（図１（ｃ））。このＮ型拡散
層はＭＯＳ型トランジスタのドレイン領域６及びソース
領域７を構成する。この結果、除去された選択酸化膜２
のエッジ部２ａの下方までドレイン領域６が拡張される
ことになる。
【００１８】次に、図２（ｄ）に示すように、ＣＶＤ技
術を用いてウェハ全面を層間絶縁膜８で覆った後、ドレ
イン領域６の上方の層間絶縁膜８を選択的にエッチング
してコンタクト孔９を形成する（図２（ｄ））。次い
で、コンタクト孔９にＮ型不純物を含むポリシリコンを
堆積し、スタック型キャパシタの一方の容量電極１０を
形成する。この容量電極１０の上面に酸化シリコン等の
容量絶縁膜１１を堆積し、更に、この容量絶縁膜１１の
上面にポリシリコンから成る他方の容量電極１２を形成
する。これにより、ポリシリコンによる２層の容量電極
１０、１２の間に容量絶縁膜１１を挟む構造のスタック
型キャパシタが形成される（図２（ｅ））。
術を用いてウェハ全面を層間絶縁膜８で覆った後、ドレ
イン領域６の上方の層間絶縁膜８を選択的にエッチング
してコンタクト孔９を形成する（図２（ｄ））。次い
で、コンタクト孔９にＮ型不純物を含むポリシリコンを
堆積し、スタック型キャパシタの一方の容量電極１０を
形成する。この容量電極１０の上面に酸化シリコン等の
容量絶縁膜１１を堆積し、更に、この容量絶縁膜１１の
上面にポリシリコンから成る他方の容量電極１２を形成
する。これにより、ポリシリコンによる２層の容量電極
１０、１２の間に容量絶縁膜１１を挟む構造のスタック
型キャパシタが形成される（図２（ｅ））。
【００１９】本実施例の製造方法を採用すれば、素子形
成工程の前に選択酸化膜２のエッジ部２ａを除去するの
で、キャパシタの容量電極１０のコンタクト領域に、予
め拡張されたドレイン領域６を形成させることができ、
ドレイン領域６と成るＮ型拡散層に生ずるオフセットや
接合耐圧劣化を阻止する。また、このために従来法と比
較して熱処理工程又はイオン注入工程を減らすことがで
きる。
成工程の前に選択酸化膜２のエッジ部２ａを除去するの
で、キャパシタの容量電極１０のコンタクト領域に、予
め拡張されたドレイン領域６を形成させることができ、
ドレイン領域６と成るＮ型拡散層に生ずるオフセットや
接合耐圧劣化を阻止する。また、このために従来法と比
較して熱処理工程又はイオン注入工程を減らすことがで
きる。
【００２０】次に、本発明の製造方法により製造した半
導体装置のホールド特性に関する試験結果について説明
する。図３は、ホールド時間とそのホールド時間経過後
に不良となるメモリセルのビット数との相関を表したグ
ラフである。
導体装置のホールド特性に関する試験結果について説明
する。図３は、ホールド時間とそのホールド時間経過後
に不良となるメモリセルのビット数との相関を表したグ
ラフである。
【００２１】図３のグラフから理解できるように、従来
の製造方法により製造した半導体装置Ｂでは、２分経過
後から各メモリセルのキャパシタからリーク電流による
放電が発生し、不良ビット数が増加する。更に、ホール
ド時間が５分経過した後には、ほとんどのキャパシタが
放電する。しかし、本発明の製造方法により製造した半
導体装置Ａでは、ホールド時間が４分以内であれば、不
良ビットの発生はほとんど見られず、ホールド特性が従
来例と比較して格段に改善されている。従って、この実
施例の半導体装置では、メモリセルに蓄積される電荷を
リフレッシュする頻度を少なくすることも可能となる。
の製造方法により製造した半導体装置Ｂでは、２分経過
後から各メモリセルのキャパシタからリーク電流による
放電が発生し、不良ビット数が増加する。更に、ホール
ド時間が５分経過した後には、ほとんどのキャパシタが
放電する。しかし、本発明の製造方法により製造した半
導体装置Ａでは、ホールド時間が４分以内であれば、不
良ビットの発生はほとんど見られず、ホールド特性が従
来例と比較して格段に改善されている。従って、この実
施例の半導体装置では、メモリセルに蓄積される電荷を
リフレッシュする頻度を少なくすることも可能となる。
【００２２】
【発明の効果】以上、説明したように本発明の方法によ
れば、拡散層を形成する工程に先立って、選択酸化膜の
エッジ部を除去するので、微細構造の半導体装置におい
ても半導体基板に形成する素子の有効面積が十分に確保
できる。従って、本発明は、半導体装置の高集積化を可
能とした顕著な効果を奏する。また、スタック型メモリ
セルを構成するドレイン領域と容量電極とを良好に接続
できるので、従来の半導体メモリの製造方法で必要とさ
れる熱処理やイオン注入工程を不要にできるという効果
を奏する。
れば、拡散層を形成する工程に先立って、選択酸化膜の
エッジ部を除去するので、微細構造の半導体装置におい
ても半導体基板に形成する素子の有効面積が十分に確保
できる。従って、本発明は、半導体装置の高集積化を可
能とした顕著な効果を奏する。また、スタック型メモリ
セルを構成するドレイン領域と容量電極とを良好に接続
できるので、従来の半導体メモリの製造方法で必要とさ
れる熱処理やイオン注入工程を不要にできるという効果
を奏する。
【００２３】本発明の方法でランダムアクセスメモリ装
置を製造すれば、特に、ドレイン領域とスタック型キャ
パシタの容量電極との良好な接続が実現でき、リーク電
流によるキャパシタの放電を防止できる。従って、リフ
レッシュの頻度を少なくすることができ、情報記憶保持
に必要な充電電流の低減が可能となる。
置を製造すれば、特に、ドレイン領域とスタック型キャ
パシタの容量電極との良好な接続が実現でき、リーク電
流によるキャパシタの放電を防止できる。従って、リフ
レッシュの頻度を少なくすることができ、情報記憶保持
に必要な充電電流の低減が可能となる。
【図１】本発明の一実施例の製造方法の工程部分を順次
に示す半導体装置のメモリセル部の断面図である。
に示す半導体装置のメモリセル部の断面図である。
【図２】図１の実施例の製造方法の工程部分に後続する
工程部分順を順次に示す半導体装置のメモリセル部の断
面図である。
工程部分順を順次に示す半導体装置のメモリセル部の断
面図である。
【図３】本発明の実施例及び従来方法で製造された半導
体メモリのホールド時間と不良ビット数との相関を表す
グラフである。
体メモリのホールド時間と不良ビット数との相関を表す
グラフである。
【図４】従来の製造方法の工程順を示す半導体装置のメ
モリセル部の断面図である。
モリセル部の断面図である。
【図５】従来の製造方法の改良例を示すための半導体装
置のメモリセル部の断面図である。
置のメモリセル部の断面図である。
【図６】従来の製造方法の他の改良例を示すための半導
体装置のメモリセル部の断面図である。
体装置のメモリセル部の断面図である。
【図７】従来の製造方法でホールド特性が低下する場合
のメカニズムを示す断面図である。
のメカニズムを示す断面図である。
１ シリコン基板 ２ 選択酸化膜 ２ａ エッジ部 ３ フォトレジスト膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ドレイン領域（Ｎ型拡散層） ７ ソース領域（Ｎ型拡散層） ８ 層間絶縁膜 ９ コンタクト孔 １０、１２ 容量電極 １１ 容量絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 半導体基板上に素子分離の選択酸化膜を
形成する工程と、前記選択酸化膜のエッジ部を除去処理
する工程と、前記エッジ部を除去した後の半導体基板上
に拡散層を形成する工程と、前記拡散層にコンタクトす
る一端を有する電極を堆積させる工程と、前記電極の他
端を容量電極とするキャパシタを形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体装置がランダムアクセスメモ
リ装置として構成される、請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284851A JPH07142601A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5284851A JPH07142601A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142601A true JPH07142601A (ja) | 1995-06-02 |
Family
ID=17683856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5284851A Pending JPH07142601A (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142601A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60149160A (ja) * | 1983-07-11 | 1985-08-06 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高効率ダイナミツクランダムアクセスメモリ−セルとその製造方法 |
| JPH0364967A (ja) * | 1989-08-03 | 1991-03-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1993
- 1993-11-15 JP JP5284851A patent/JPH07142601A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60149160A (ja) * | 1983-07-11 | 1985-08-06 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高効率ダイナミツクランダムアクセスメモリ−セルとその製造方法 |
| JPH0364967A (ja) * | 1989-08-03 | 1991-03-20 | Toshiba Corp | 半導体装置の製造方法 |
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