JPH0364967A

JPH0364967A - 半導体装置の製造方法

Info

Publication number: JPH0364967A
Application number: JP1202180A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-08-03
Filing date: 1989-08-03
Publication date: 1991-03-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置の製造方法に係り、特にＬＯＣＯ
８法による素子分離方法に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、半導体デバイスの高集積化、大容量化が急速に進め
られている。

この高集積化に伴い、いわゆるＭＯ８型ＤＲＡＭにおい
ても、情報（電荷）を蓄積するキャパシタの面積は減少
し、この結果メモリ内容が誤って読み出されたり、ある
いはα線等によりメモリ内容が破壊されるソフトエラー
などが問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、ＭＯＳキャパシタをメモリセ
ル領域上に積層し、該キャパシタの１電極と、半導体基
板上に形成されたスイッチングトランジスタの１電極と
を導通させるようにすることにより、実質的にＭＯＳキ
ャパシタの静電容量を増大させるようにした積層型メモ
リセルと呼ばれるメモリセル構造が提案されている。

この積層型メモリセルは、第８図に示すように、ｐ型の
シリコン基板１０１内に形成された素子分離絶縁膜１０
２によって素子分離された１メモリセル領域内に、ｎ型
拡散層からなるソースおよびドレイン領域１０３と、ソ
ースおよびドレイン領域１０３間にゲート絶縁膜１０４
を介してゲート電極１０５とを形成しスイッチングトラ
ンジスタとしてのＭＯＳＦＥＴを構成すると共に、この
上層にＭＯＳＦＥＴのソース領域１０３にコンタクトす
るようにＭＯＳＦＥＴのゲート電極１０５および隣接メ
モリセルのＭＯＳＦＥＴのゲート電極（ワード線）上に
絶縁膜１０６（−ＣＶＤ法による酸化シリコン膜１０６
ａおよびＢＰＳＧ膜１０６ｂ）を介して形成された多結
晶シリコン膜１０７とシリサイド１１１０８とからなる
ビット線１０９と、さらにこの上層に絶縁膜１１０（Ｃ
ＶＤ法による酸化シリコン膜１１０ａおよびＢＰＳＧ膜
１１０ｂ）を介して形成された第１のキャパシタ電極１
１２と、第２のキャパシタ電極１１３によってキャパシ
タ絶縁膜１１４を挾みキャパシタを形成してなるもので
ある。

この積層型メモリセルは、次のようにして形成される。

すなわち、まず、素子分離の為にフィールド酸化を行っ
た後、窒化シリコン膜下のシリコン表面がフィールド酸
化中に受けた損傷を除去するために、−皮酸化しその酸
化膜を除去した後、ゲート酸化膜を形成するという方法
が取られる。

これはホワイトリボン対策と呼ばれるもので、フィール
ド酸化中に、マスクとなる窒化シリコン膜から発生する
ＮＨ３の働きでシリコン表面に窒化膜あるいはオキシナ
イトライド膜ができる。この部分では、ゲート酸化膜の
成長が妨げられ、ゲート酸化膜の耐圧劣化や、他の特性
の劣化の原因となるため、これを防止するためにおこな
われるものである。

このようにしてゲート酸化膜１０４を形成した後、ゲー
ト電極１０５を形成し、このゲート電極をマスクとして
イオン注入によって、ｐ型のシリコン基板１０１内に、
ｎ型拡散層からなるソースおよびドレイン領域１０３を
形成し、スイッチングトランジスタとしてのＭＯＳＦＥ
Ｔを形成する。

次いで、ゲート電極１０５のまわりを酸化シリコン膜１
０６ｓ、１０６ｔで被覆した後、さらに基板表面全体に
絶縁膜１０６としてＣＶＤ法による酸化シリコン膜１０
６ａおよびＢＰＳＧＭ１０６ｂを形成し、熱処理による
平坦化を行い、この後ドレイン領域１０３へのコンタク
トを行うためのビット線コンタクトを形成し、多結晶シ
リコン膜１０７とシリサイド膜１０８とからなるビット
線１０９を形成する。

この後、基板表面全体に絶縁［１１０としてＣＶＤ法に
よる酸化シリコン膜１１０ａおよびＢＰＳＧ膜１１０ｂ
を形成した後、熱処理による平坦化を行い、ストレージ
ノードコンタクト１１１を形成し、高濃度にドープされ
た多結晶シリコン層からなる第１のキャパシタ電極１１
２のパターンを形成する。

そして、この第１のキャパシタ電極１１２上に酸化シリ
コン膜からなるキャパシタ絶縁膜１１３および、多結晶
シリコン層を順次堆積しバターニングすることにより、
第２のキャパシタ電極１１４と第１のキャパシタ電極１
１２とによってキャパシタ絶縁膜１１３を挾んだＭＯＳ
キャパシタが形成され、ＭＯＳＦＥＴとＭＯＳキャパシ
タとからなるメモリセルが得られる。

このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージノ
ード電極の段差を利用できることから、キャパシタ容量
をブレーナ構造の数倍乃至数十倍に高めることができる
。

従って、メモリセル面積を縮小しても蓄積電荷量の減少
を防止することができる。

さらにまた、ストレージ・ノード部の拡散層は、ストレ
ージノード電極（第１のキャパシタ電極１１１）下の拡
散層１０３のみとなり、α線により発生した電荷を収集
する拡散層の面積が極めて小さく′ソフトエラーに強い
構造となっている。

しかし、このような工程を用いると、さらにメモリセル
を微細化していったとき、次のような問題がある。

すなわち、第９図（ａ）に示すように、フィールド酸化
の後に、マスクとなる窒化シリコン膜から発生するＮＨ
３の働きでシリコン表面にできる窒化膜あるいはオキシ
ナイトライド膜を除去するため、−旦酸化を行い、酸化
膜１０４Ｓを形成した後、第９図（ｂ）に示すように、
この酸化膜１０４Ｓを除去するという方法がとられる。

しかしながらこの方法では、フィールド酸化膜１０２の
幅が減少してしまうという問題がある。

この結果第９図（Ｃ）に示すように、イオン注入を行い
拡散層１０３を形成した場合、拡散層の横方向の伸びは
このフィールド酸化膜の幅によって決まるため、設計値
よりも横方向に伸びた形状となる。

そして、第９図（ｄ）に示すように、層間絶縁膜形成工
程を経て、ダイレクトコンタクト工程を行うわけである
が、ダイレクトコンタクト孔中形成時に、リソグラフィ
の合わせずれが生じた場合、拡散層の横方向の伸びとダ
イレクトコンタクトを取るためのイオン注入工程による
不純物の横方向の伸びが接近し、ダイレクトコンタクト
間のリークの発生を抑制するのが困難となっていた。

このことが素子の微細化を阻む大きな問題となっていた
。

なお、この図ではゲート電極をはじめ他の領域は省略し
て示した。

（発明が解決しようとする課題）このように、積層型メモリセル構造のＤＲＡＭのみなら
ず、高集積化に伴う素子の微細化が進むにつれて、ホワ
イトリボン対策に基づく、フィールド酸化膜形成後の酸
化膜の形成除去工程によりフィールド酸化膜の幅が減少
することに起因する拡散層の幅の伸びによる、ダイレク
トコンタクト間のリークの発生が、問題となっている。

本発明は、前記実情に鑑みてなされたもので、高集積化
が可能で、信頼性の高い積層型メモリセル構造のＤＲＡ
Ｍをはじめ、半導体装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明では、フィールド酸化膜形成後、−旦表面
に酸化膜を形成した後、ゲート電極を形成すべき領域の
みの酸化膜を選択的に除去し、改めてゲート酸化膜を形
成するようにしている。

（作用）上記方法によれば、ホワイトリボンを除去しておく必要
のあるゲート電極の下の領域のみ、酸化膜形成後−旦こ
の酸化膜を除去し、改めてゲート絶縁膜を形成するよう
にしているため、ホワイトリボン対策のため一旦表面の
酸化膜を全て除去していた従来の方法の場合のように、
フィールド絶縁膜の幅が削減されることはなく、そのま
ま維持されるため、拡散層の横方向の伸びによるリーク
電流の発生は抑制される。

このため、ダイレクトコンタクト間の距離は、合わせず
れの最悪の場合に合わせて設計する必要はなくなるため
、設計寸法を小さくすることができ、素子の微細化が可
能となる。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）および第１図（ｂ）は、本発明実施例の方
法で形成された積層形メモリセル構造のＤＲＡＭを示す
平面図、およびそのＡ−Ｂ−Ｃ断面図である。

このＤＲＡＭは、ｐ型シリコン基板２０１内に形成され
素子分離絶縁膜２０２で分離されたメモリセル領域内に
、基板表面にゲート絶縁膜２０３を介して形成されたゲ
ート電極２０４とこの両側に形成されたソースおよびド
レイン領域２０５とからなるＭＯＳＦＥＴと、ストレー
ジノード電極２１，３とプレート電極２１５とでキャパ
シタ絶縁膜２１４を挾むことによって形成されるキャパ
シタとを形成してなるものである。ここで２０７゜２０
８はビット線を構成するシリサイド膜および多結晶シリ
コン膜であり、２０９はダイレクトコンタクト時のイオ
ン注入により形成される不純物層である。

このＤＲＡＭの特徴は、フィールド絶縁膜形成後、ホワ
イトリボン対策のための酸化膜の形成後除去に先立ち、
ゲート電極形成領域を除く他の領域をレジスト被覆して
おくようにし、ゲート電極形成領域の酸化膜のみを除去
し、ゲート酸化膜を形成し直すようにしたもので、フィ
ールド絶縁膜の幅の削減がないため、ダイレクトコンタ
クトの拡散層の横方向の伸びが抑制されていることにあ
る。

そして、このストレージノード電極２１３も、層間絶縁
膜２１１内に形成されたストレージノードコンタクトを
介してＭＯＳＦＥＴのソース・ドレイン２０５に接続さ
れており、また、ゲート電極２０４はメモリアレイの一
方向に連続的に配列されてワード線を構成している。こ
こで、２０６ｔおよび２０６ｓは絶縁膜である。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

第２図乃至第７図は、このＤＲＡＭの製造工程を示す図
である。各図において（ｂ）は（ａ）のＡ−Ｂ−Ｃ断面
図である。

まず、第２図に示すように、比抵抗５Ω・ｃＩｌ程度の
ｐ型のシリコン基板２０１の表面に、選択酸化法により
素子分離絶縁膜２０２を形成した後、熱酸化法により膜
厚’Ｕ、Ｏｎｗの酸化シリコン層２０３Ｓを形成する。

ここで素子分離領域２０２の形成は、シリコン基板２０
１に例えば膜厚Ｉｏｎｓの熱酸化による酸化シリコン層
、窒化シリコン層（共に図示せず）を形成し、この積層
膜を素子領域部を残してバターニングし、これをマスク
として熱酸化を行なうこと１ごより形成する。この後、
窒化シリコン層、酸化シリコン層を順次除去し、前記酸
化シリコン層２０３Ｓを形成する。なお、この積層膜は
窒化シリコン膜からなる単層膜に代えても良い。

この後、第３図に示すように、ゲート電極形成領域にの
み開口Ｗを有するレジストパターンＲを形成する。

そして、第４図に示すように、フッ化アンモニウム（Ｎ
Ｈ４Ｆ）を′用いたウェットエツチング工程により、レ
ジストパターンＲから露呈する基板表面の酸化シリコン
層２０３Ｓをエツチング除去する。

この後、第５図に示すように、レジストパターンＲを除
去した後、ＣＶＤ法によりゲート酸化膜として膜厚２０
ｎｍの酸化シリコン膜２０３を形成する。

続いて、第６図に示すように、多結晶シリコン膜からな
るゲート電極２０４を形成した後、このゲート電極をマ
スクとしてＡｓまたはＰイオンをイオン注入し、ｎ型拡
散層２０５からなるソース・ドレイン領域を形成し、ス
イッチングトランジスタとしてのＭＯＳＦＥＴを形成す
る。この拡散層の深さは、例えば１５０ｒ＋ｓ＋程度と
する。

あとは、通常の方法によりキャパシタを形成するわけで
あるが、まず、ゲート電極２０４の土壁を絶縁膜２０６
　ｔで覆う。そして、ＣＶＤ法により、膜厚１００　ｎ
ｍ程度の酸化シリコン層からなる層間絶縁膜を全面に堆
積し、反応性イオンエツチング法により、全面をエツチ
ングし、ゲート電極２０４の側面に側壁絶縁膜２０６Ｓ
として自己整合的に残置せしめる。

この後、第７図に示すように、層間絶縁膜２１１ａを堆
積し、まずビット線コンタクトＢＣを形成してシリサイ
ド膜２０７および多結晶シリコン膜２０８からなるビッ
ト線を形成すると共に、ダイレクトコンタクトのための
不純物層２０９を形成する。

そしてさらに、層間絶縁膜２１１ｂを堆積し、まずスト
レージノードコンタクトＳＣを形成してストレージノー
ド電極２１３を形成すると共に、ダイレクトコンタクト
のための不純物層２０９を形成する。そしてキャパシタ
絶縁膜２１４およびプレート電極を順次形成する。

このようにして積層型キャパシタ構造のＤＲＡＭが完成
するが、フィールド絶縁膜の幅は設計値のまま維持され
ているため、ダイレクトコンタクトの合わせずれが生じ
たとしても、ダイレクトコンタクト間にリーク電流が発
生する虞はないため、設計寸法を微細化することが可能
である。

なお、前記実施例では、ＤＲＡＭの製造方法について説
明したが、必ずしもＤＲＡＭに限定されることなく素子
分離用のフィールド酸化膜をマスクの一端として拡散層
を形成するようなＭＯＳＦＥＴの形成工程番含む半導体
装置であれば、他の装置の製造方法にも適用可能である
ことは言うまでもない。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置の製造方
法によれば、フィールド酸化膜の形成後表面全体に酸化
膜を形成し、これを除去するに際し、ゲート電極形成領
域の酸化膜のみを除去するようにしているため、ホワイ
トリボン対策を含む従来の工程において発生したような
フィールド酸化膜幅の削減はなく、ダイレクトコンタク
トを用いた場合にも、拡散層の伸びによるリークの発生
の虞もなく信頼性の高い半導体装置の形成が可能となる
。

【図面の簡単な説明】

第１図（ａ）および第１図（ｂ）は、本発明実施例の積
層形メモリセル構造のＤＲＡＭを示す平面図およびその
Ａ−Ｂ−Ｃ断面図、第２図乃至第７図はこのＤＲＡＭの
製造工程を示す図、第８図は従来例のＤＲＡＭを示す図
、第９図（ａ）乃至第９図（ｄ）は従来例のＤ　Ｒ，Ａ
　Ｍの製造工程の一部を示す図である。１０１・・・ｐ型のシリコン基板、１０２・・・素子分
離絶縁膜、１０３・・・ソース・ドレイン領域、１０４
・・・ゲート絶縁膜、１０５・・・ゲート電極、１０６
・・・絶縁膜、１０７・・・多結晶シリコン膜、１０８
・・・シリサイド膜、１０９・・・ビット線、１１０・
・・層間絶縁膜、１１１・・・ストレージノードコンタ
クト、１１２・・・第１のキャパシタ電極、１１３・・
・キャパシタ絶縁膜、１１４・・・第２のキャパシタ電
極、２０１・・・ｐ型のシリコン基板、２０２・・・素
子分離絶縁膜、２０３Ｓ・・・酸化シリコン膜、２０３
・・・ゲート絶縁膜、４・・・ゲート電極、２０５・・
・ｎ型拡散層、２０６・・・絶縁膜、２０７・・・多結
晶シリコン膜、２０８・・・シリサイド膜（ビット線）
、２０９・・・高濃度層、２１１・・・層間絶縁膜、２
１３・・・ストレージノード電極、２１４・・・キャパ
シタ絶縁膜、２１５・・・プレート電極、ＢＣ・・・ビ
ット線コンタクト、ＳＣ・・・ストレージノードコンタ
クト、。第９図

Claims

【特許請求の範囲】

（１）素子分離領域内にＭＯＳＦＥＴを含む半導体装置
の製造方法において、基板表面に選択酸化法によりフィールド酸化膜を形成するフィールド酸化膜形成工程と、次いで基
板表面を酸化し酸化膜を形成する酸化膜形成工程とゲート電極形成領域の前記酸化膜を選択的に除去する酸化膜除去工程と、前記酸化膜が選択的に除去された領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲ
ート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極およびフィールド絶縁膜に自己整合して不純物導入を行いソース・ドレイン領域を
形成するソース・ドレイン形成工程とを含むようにした
ことを特徴とする半導体装置の製造方法。
（２）前記酸化膜除去工程は、ゲート電極形成領域を除
く他の領域をレジスト被覆してエッチングを行うエッチ
ング工程であることを特徴とする請求項（１）記載の半
導体装置の製造方法。