JPH07147298A - 半導体装置の実装構造及びその実装方法 - Google Patents
半導体装置の実装構造及びその実装方法Info
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- JPH07147298A JPH07147298A JP5293127A JP29312793A JPH07147298A JP H07147298 A JPH07147298 A JP H07147298A JP 5293127 A JP5293127 A JP 5293127A JP 29312793 A JP29312793 A JP 29312793A JP H07147298 A JPH07147298 A JP H07147298A
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Abstract
(57)【要約】
【目的】 フェースダウン方式で実装する半導体装置に
おいて、半導体チップを仮止めまたは接続する際、ツー
ルが既に仮止めまたは接続された半導体チップに接しな
いようにする。 【構成】 配線基板３に、半導体基板の厚さが薄い半導
体チップ１を実装した後、半導体基板の厚さが厚い半導
体チップ２を実装する方法による。 【効果】 高信頼、高密度実装が可能となる。
おいて、半導体チップを仮止めまたは接続する際、ツー
ルが既に仮止めまたは接続された半導体チップに接しな
いようにする。 【構成】 配線基板３に、半導体基板の厚さが薄い半導
体チップ１を実装した後、半導体基板の厚さが厚い半導
体チップ２を実装する方法による。 【効果】 高信頼、高密度実装が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の実装構造に
関し、配線基板に複数の半導体チップをフェースダウン
方式で接続する半導体装置の実装構造及びその実装方法
に関するものである。
関し、配線基板に複数の半導体チップをフェースダウン
方式で接続する半導体装置の実装構造及びその実装方法
に関するものである。
【０００２】
【従来の技術】配線基板に半導チップをフェースダウン
方式で接続する半導体装置の実装方法として、半導体チ
ップのチップ電極にメッキ、ボールボンドなどにより形
成したバンプを介して接続する方法、半導体チップと配
線基板の間に異方性導電性フィルムを挟んで半導体チッ
プを押圧して接続する方法、チップ電極または基板電極
に導電性粒子を配置し半導体チップを押圧して接続する
方法などがある。これらの方法はいずれも、半導体チッ
プを半導体基板に仮止めする際、または、半導体チップ
を配線基板に接続する際などに、半導体チップの裏面か
らツ−ルを当てることになる。
方式で接続する半導体装置の実装方法として、半導体チ
ップのチップ電極にメッキ、ボールボンドなどにより形
成したバンプを介して接続する方法、半導体チップと配
線基板の間に異方性導電性フィルムを挟んで半導体チッ
プを押圧して接続する方法、チップ電極または基板電極
に導電性粒子を配置し半導体チップを押圧して接続する
方法などがある。これらの方法はいずれも、半導体チッ
プを半導体基板に仮止めする際、または、半導体チップ
を配線基板に接続する際などに、半導体チップの裏面か
らツ−ルを当てることになる。
【０００３】また、複数の半導体チップを実装する際、
これまでの技術では、半導体チップの半導体基板の厚
さ、半導体チップのチップ電極と配線基板の基板電極と
を接続する接続構造体、半導体チップを接続する配線基
板を特に変えることもなく、配線基板の基準面から半導
体チップの裏面までの接続後の高さは同一となってい
た。
これまでの技術では、半導体チップの半導体基板の厚
さ、半導体チップのチップ電極と配線基板の基板電極と
を接続する接続構造体、半導体チップを接続する配線基
板を特に変えることもなく、配線基板の基準面から半導
体チップの裏面までの接続後の高さは同一となってい
た。
【０００４】
【発明が解決しようとする課題】近年、複数の半導体チ
ップを高密度に実装すべく、また、電気特性上から、隣
接する半導体チップとの間隔を小さくしたいという要求
が非常に高まってきている。
ップを高密度に実装すべく、また、電気特性上から、隣
接する半導体チップとの間隔を小さくしたいという要求
が非常に高まってきている。
【０００５】ところが、これまでのように、配線基板の
基準面から半導体チップの裏面までの接続後の高さが同
一の場合、既に仮止めまたは接続された第１の半導体チ
ップの隣の第２の半導体チップを仮止めまたは接続しよ
うとする際、以下のような問題が生じる。
基準面から半導体チップの裏面までの接続後の高さが同
一の場合、既に仮止めまたは接続された第１の半導体チ
ップの隣の第２の半導体チップを仮止めまたは接続しよ
うとする際、以下のような問題が生じる。
【０００６】図７（ａ）に示すように、ツール４が第
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１が位置ず
れする。
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１が位置ず
れする。
【０００７】図７（ｂ）に示すように、ツ−ル４が第
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１が傾く。
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１が傾く。
【０００８】図７（ｃ）に示すように、ツール４が第
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１にクラッ
ク、チッピングなどの破損が発生する。
１の半導体チップ１の裏面１ｒにも接し、通常発生する
若干のブレなどにより、第１の半導体チップ１にクラッ
ク、チッピングなどの破損が発生する。
【０００９】図７（ｄ）に示すように、ツ−ル４が第
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、第２の半導体チップ２へ熱、荷重、超
音波などが十分かからず、第２の半導体チップ２の接続
が不十分になる。
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、第２の半導体チップ２へ熱、荷重、超
音波などが十分かからず、第２の半導体チップ２の接続
が不十分になる。
【００１０】図７（ｅ）に示すように、ツ−ル４が第
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、例えば、ＡｕとＳｎなどを用いた接続
の場合、第１の半導体チップ１へかかった熱などにより
金属拡散が進み過ぎ、第１の半導体チップ１の接続が悪
化する。
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、例えば、ＡｕとＳｎなどを用いた接続
の場合、第１の半導体チップ１へかかった熱などにより
金属拡散が進み過ぎ、第１の半導体チップ１の接続が悪
化する。
【００１１】図７（ｆ）に示すように、ツ−ル４が第
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、例えば、熱に弱い材料構成の素子１ｘ
などが、第１の半導体チップ１を接続するための熱では
影響を受けなかったものが、第２の半導体チップ２の接
続の際の熱が更にかかったために、第１の半導体チップ
１の素子１ｘの電気特性が悪化する。
１の半導体チップ１の裏面１ｒにも接するため、ツ−ル
４からの熱、荷重、超音波などが、第１の半導体チップ
１にもかかって、例えば、熱に弱い材料構成の素子１ｘ
などが、第１の半導体チップ１を接続するための熱では
影響を受けなかったものが、第２の半導体チップ２の接
続の際の熱が更にかかったために、第１の半導体チップ
１の素子１ｘの電気特性が悪化する。
【００１２】このため、ツ−ルの押圧面を半導体チップ
と同サイズにする方法も一部試みられているが、半導体
チップの様々なサイズにあわせてツ−ルを作製する必要
がありコストアップを招き、また、半導体チップ毎にツ
−ルを交換しなければならないので作業工程が増えてラ
ンニングコストの増加につながる。また、半導体チップ
のサイズがある程度以上小さくなると、吸着穴、ヒータ
ー、荷重センサーなどをツ−ルに設けることができず、
そうしたツ−ル作製は不可能となる。加えて、ツ−ルの
押圧面が半導体チップと同じサイズの場合、ツ−ルと半
導体チップを十分にアライメントしなければ、図８に示
すように、通常発生する若干のブレなどにより、半導体
チップにクラック・チッピングなどの破損が発生する。
これは、ツ−ルの押圧面のサイズが半導体チップよりも
小さい場合も同様となる。このように、半導体チップと
の間隔を小さくしたいという要求に応えることは難しか
った。
と同サイズにする方法も一部試みられているが、半導体
チップの様々なサイズにあわせてツ−ルを作製する必要
がありコストアップを招き、また、半導体チップ毎にツ
−ルを交換しなければならないので作業工程が増えてラ
ンニングコストの増加につながる。また、半導体チップ
のサイズがある程度以上小さくなると、吸着穴、ヒータ
ー、荷重センサーなどをツ−ルに設けることができず、
そうしたツ−ル作製は不可能となる。加えて、ツ−ルの
押圧面が半導体チップと同じサイズの場合、ツ−ルと半
導体チップを十分にアライメントしなければ、図８に示
すように、通常発生する若干のブレなどにより、半導体
チップにクラック・チッピングなどの破損が発生する。
これは、ツ−ルの押圧面のサイズが半導体チップよりも
小さい場合も同様となる。このように、半導体チップと
の間隔を小さくしたいという要求に応えることは難しか
った。
【００１３】
【課題を解決するための手段】請求項１に記載の本発明
は、配線基板に複数の半導体チップをフェースダウン方
式で接続する半導体装置の実装構造において、上記配線
基板の基準面から第１の半導体チップの裏面までの高さ
よりも上記配線基板の基準面から第２の半導体チップの
裏面までの高さが高く、かつ上記配線基板の基準面から
第１の半導体チップの主面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く上記配線基板上に接続されたことを特徴とする。
は、配線基板に複数の半導体チップをフェースダウン方
式で接続する半導体装置の実装構造において、上記配線
基板の基準面から第１の半導体チップの裏面までの高さ
よりも上記配線基板の基準面から第２の半導体チップの
裏面までの高さが高く、かつ上記配線基板の基準面から
第１の半導体チップの主面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く上記配線基板上に接続されたことを特徴とする。
【００１４】請求項２に記載の本発明は、配線基板に複
数の半導体チップをフェースダウン方式で接続する半導
体装置の実装構造において、上記配線基板の基準面から
第１の半導体チップの裏面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く、上記配線基板上に接続されたことを特徴とする。
数の半導体チップをフェースダウン方式で接続する半導
体装置の実装構造において、上記配線基板の基準面から
第１の半導体チップの裏面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く、上記配線基板上に接続されたことを特徴とする。
【００１５】請求項３に記載の本発明は、配線基板に複
数の半導体チップをフェースダウン方式で接続する半導
体装置の実装構造において、上記配線基板の基準面から
第１の半導体チップの裏面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く、かつ第１の半導体チップの一部上に第２の半導体
チップ一部が重なり合うように上記配線基板上に接続さ
れたことを特徴とする。
数の半導体チップをフェースダウン方式で接続する半導
体装置の実装構造において、上記配線基板の基準面から
第１の半導体チップの裏面までの高さよりも上記配線基
板の基準面から第２の半導体チップの主面までの高さが
高く、かつ第１の半導体チップの一部上に第２の半導体
チップ一部が重なり合うように上記配線基板上に接続さ
れたことを特徴とする。
【００１６】請求項４に記載の本発明は、請求項１，
２、または３に記載の半導体装置の実装方法において、
第１の半導体チップを配線基板に接続した後、第２の半
導体チップを上記配線基板に接続することを特徴とす
る。
２、または３に記載の半導体装置の実装方法において、
第１の半導体チップを配線基板に接続した後、第２の半
導体チップを上記配線基板に接続することを特徴とす
る。
【００１７】
【作用】本発明によれば、既に仮止めあるいは接続され
た第１の半導体チップの隣に第２の半導体チップを仮止
めまたは接続しようとする際、配線基板の基準面から第
１の半導体チップの裏面までの高さは、配線基板の基準
面から第２の半導体チップの裏面までの高さよりも低い
ため、第１の半導体チップの裏面には第２の半導体チッ
プを接続するためのツ−ルが接することはない。
た第１の半導体チップの隣に第２の半導体チップを仮止
めまたは接続しようとする際、配線基板の基準面から第
１の半導体チップの裏面までの高さは、配線基板の基準
面から第２の半導体チップの裏面までの高さよりも低い
ため、第１の半導体チップの裏面には第２の半導体チッ
プを接続するためのツ−ルが接することはない。
【００１８】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００１９】第１の実施例 図１（ａ）〜（ｅ）に、本発明の第１の実施例の主要工
程断面図を示す。ここでは、チップ電極にバンプを形成
した複数の半導体チップを配線基板に実装する場合を示
している。
程断面図を示す。ここでは、チップ電極にバンプを形成
した複数の半導体チップを配線基板に実装する場合を示
している。
【００２０】まず、配線３ｗ、電極３ｅなどを形成した
配線基板３を用意する（図１（ａ））。ここでは、配線
３ｗ、電極３ｅを形成したＡＩＮ基板３を用いたが、Ｐ
ＷＢ、ガラス基板、などいずれを用いてもよい。
配線基板３を用意する（図１（ａ））。ここでは、配線
３ｗ、電極３ｅを形成したＡＩＮ基板３を用いたが、Ｐ
ＷＢ、ガラス基板、などいずれを用いてもよい。
【００２１】次に、半導体基板１ｓの厚さを後述する第
２の半導体チップ２の半導体基板２ｓの厚さよりも薄く
した、第１の半導体チップ１を用意し、第１の半導体チ
ップ１のチップ電極１ｅと配線基板３の対応する基板電
極３ｅとを位置合わせする（図１（ｂ））。ここでは、
ＧａＡｓ半導体基板１ｓを用い、チップ電極１ｅにＡｕ
バンプ１ａを形成した半導体チップ１を用いたが、シリ
コンなどにハンダパンプ、Ｃｕボールバンプなどを形成
したものを用いてもよい。
２の半導体チップ２の半導体基板２ｓの厚さよりも薄く
した、第１の半導体チップ１を用意し、第１の半導体チ
ップ１のチップ電極１ｅと配線基板３の対応する基板電
極３ｅとを位置合わせする（図１（ｂ））。ここでは、
ＧａＡｓ半導体基板１ｓを用い、チップ電極１ｅにＡｕ
バンプ１ａを形成した半導体チップ１を用いたが、シリ
コンなどにハンダパンプ、Ｃｕボールバンプなどを形成
したものを用いてもよい。
【００２２】次に、第１の半導体チップ１を配線基板３
に接続する（図１（ｃ））。ここでは、ツ−ル４を用い
て加熱しながら荷重をかけて接続したが、さらに、超音
波などをかけてもよい。
に接続する（図１（ｃ））。ここでは、ツ−ル４を用い
て加熱しながら荷重をかけて接続したが、さらに、超音
波などをかけてもよい。
【００２３】次に、半導体基板２ｓの厚さを第１の半導
体チップ１の半導体基板１ｓの厚さよりも厚くした、第
２の半導体チップ２を用意し、第２の半導体チップ２の
チップ電極２ｅと配線基板３の対応する基板電極３ｅと
を位置合わせする（図１（ｄ））。
体チップ１の半導体基板１ｓの厚さよりも厚くした、第
２の半導体チップ２を用意し、第２の半導体チップ２の
チップ電極２ｅと配線基板３の対応する基板電極３ｅと
を位置合わせする（図１（ｄ））。
【００２４】最後に、第２の半導体チップ２を配線基板
３に接続する（図１（ｅ））。ここでは、図１（ｃ）と
同様にして接続した。このとき、配線基板３の基準面３
ａから第２の半導体チップ２の裏面２ｒまでの高さＨ2
は、配線基板３の基準面３ａから第１の半導体チップ１
の裏面１ｒまでの高さＨ1よりも高いため、第２の半導
体チップ２を押圧するツ−ル４の押圧面が第２の半導体
チップ２よりはみ出した状態でも、ツ−ル４が第１の半
導体チップ１に当たることはない。
３に接続する（図１（ｅ））。ここでは、図１（ｃ）と
同様にして接続した。このとき、配線基板３の基準面３
ａから第２の半導体チップ２の裏面２ｒまでの高さＨ2
は、配線基板３の基準面３ａから第１の半導体チップ１
の裏面１ｒまでの高さＨ1よりも高いため、第２の半導
体チップ２を押圧するツ−ル４の押圧面が第２の半導体
チップ２よりはみ出した状態でも、ツ−ル４が第１の半
導体チップ１に当たることはない。
【００２５】第２の実施例 図２（ａ）〜（ｅ）に、本発明の第２の実施例の主要工
程断面図を示す。ここでは、半導体チップのチップ電極
と配線基板の基板電極とを接続する接続構造体として、
チップ電極に導電性粒子を配置した半導体チップと、異
方性導電性フィルムを介して配線基板と接続する半導体
チップとを、配線基板に実装する場合を示している。
程断面図を示す。ここでは、半導体チップのチップ電極
と配線基板の基板電極とを接続する接続構造体として、
チップ電極に導電性粒子を配置した半導体チップと、異
方性導電性フィルムを介して配線基板と接続する半導体
チップとを、配線基板に実装する場合を示している。
【００２６】まず、配線３ｗ、電極３ｅなどを形成した
配線基板３を用意する（図２（ａ））。ここでは、配線
３ｗ、電極３ｅを形成したガラス基板３を用いたが、Ｐ
ＷＢ、セラミック基板、などいずれを用いてもよい。
配線基板３を用意する（図２（ａ））。ここでは、配線
３ｗ、電極３ｅを形成したガラス基板３を用いたが、Ｐ
ＷＢ、セラミック基板、などいずれを用いてもよい。
【００２７】次に、チップ電極１ｅに小径の導電性粒子
１ａを配置した第１の半導体チップ１を用意し、第１の
半導体チップ１のチップ電極１ｅと配線基板３の対応す
る基板電極３ｅとを位置合わせする（図２（ｂ））。こ
こでは、シリコン半導体基板１ｓを用い、チップ電極１
ｅへ樹脂にＡｕコーティングした導電性粒子１ａを配置
した半導体チップ１を用いた。なお、導電性粒子の配置
方法は、電極を形成したシリコンウェハに感光性樹脂を
塗布し、電極部以外の樹脂をＵＶ照射して硬化し、導電
性粒子を散布後、洗浄などを行うと、硬化していない電
極部のみが粘着性を有しているため、電極部のみ導電性
粒子が付着してそれ以外の部分には導電性粒子が付着し
ていない状態となり、その後、電極部の感光性樹脂もＵ
Ｖ照射により硬化する、という方法である。
１ａを配置した第１の半導体チップ１を用意し、第１の
半導体チップ１のチップ電極１ｅと配線基板３の対応す
る基板電極３ｅとを位置合わせする（図２（ｂ））。こ
こでは、シリコン半導体基板１ｓを用い、チップ電極１
ｅへ樹脂にＡｕコーティングした導電性粒子１ａを配置
した半導体チップ１を用いた。なお、導電性粒子の配置
方法は、電極を形成したシリコンウェハに感光性樹脂を
塗布し、電極部以外の樹脂をＵＶ照射して硬化し、導電
性粒子を散布後、洗浄などを行うと、硬化していない電
極部のみが粘着性を有しているため、電極部のみ導電性
粒子が付着してそれ以外の部分には導電性粒子が付着し
ていない状態となり、その後、電極部の感光性樹脂もＵ
Ｖ照射により硬化する、という方法である。
【００２８】次に、第１の半導体チップ１を配線基板３
に接続する（図２（ｃ））。ここでは、半導体チップ１
または配線基板３に感光性樹脂１ａ’を適量滴下し、ツ
−ル４で半導体チップ１を配線基板３に押圧しながらＵ
Ｖ照射を行っている。なお、ここで配線基板３はＵＶ光
を透過するものを用いている。
に接続する（図２（ｃ））。ここでは、半導体チップ１
または配線基板３に感光性樹脂１ａ’を適量滴下し、ツ
−ル４で半導体チップ１を配線基板３に押圧しながらＵ
Ｖ照射を行っている。なお、ここで配線基板３はＵＶ光
を透過するものを用いている。
【００２９】次に、第２の半導体チップ２を用意し、第
２の半導体チップ２のチップ電極２ｅと配線基板３の対
応する基板電極３ｅとを位置合わせする（図２
（ｄ））。
２の半導体チップ２のチップ電極２ｅと配線基板３の対
応する基板電極３ｅとを位置合わせする（図２
（ｄ））。
【００３０】最後に、第２の半導体チップ２を配線基板
３に接続する（図２（ｅ））。ここでは、第２のの半導
体チップ２と配線基板３との間に接続構造体２ａと樹脂
２ａ’とからなる異方性導電性フィルム２ａ”を介して
ツ−ル４で荷重を加えて接続を行った。このとき、第１
の半導体チップ１の接続構造体として用いた導電性粒子
１ａの接続後の、基板水平面に対して垂直方向の直径ｄ
1は、第２の半導体チップ２の接続構造体として用いた
異方性導電性フィルム２ａ”の接続後の厚さｄ2よりも
小さく、配線基板３の基準面３ａから第１の半導体チッ
プ１の素子面１ｆまでの間隔ｈ1は配線基板３の基準面
３ａから第２の半導体チップ２の素子面２ｆまでの間隔
ｈ2より小さい。すなわち、配線基板３の基準面３ａか
ら第２の半導体チップ２の裏面２ｒまでの高さＨ2は、
配線基板３の基準面３ａから第１の半導体チップ１の裏
面１ｒまでの高さＨ1よりも高くなり、第２の半導体チ
ップ２を押圧するツ−ル４の押圧面が第２の半導体チッ
プ２よりはみ出した状態でも、ツ−ル４が第１の半導体
チップ１に当たることはない。
３に接続する（図２（ｅ））。ここでは、第２のの半導
体チップ２と配線基板３との間に接続構造体２ａと樹脂
２ａ’とからなる異方性導電性フィルム２ａ”を介して
ツ−ル４で荷重を加えて接続を行った。このとき、第１
の半導体チップ１の接続構造体として用いた導電性粒子
１ａの接続後の、基板水平面に対して垂直方向の直径ｄ
1は、第２の半導体チップ２の接続構造体として用いた
異方性導電性フィルム２ａ”の接続後の厚さｄ2よりも
小さく、配線基板３の基準面３ａから第１の半導体チッ
プ１の素子面１ｆまでの間隔ｈ1は配線基板３の基準面
３ａから第２の半導体チップ２の素子面２ｆまでの間隔
ｈ2より小さい。すなわち、配線基板３の基準面３ａか
ら第２の半導体チップ２の裏面２ｒまでの高さＨ2は、
配線基板３の基準面３ａから第１の半導体チップ１の裏
面１ｒまでの高さＨ1よりも高くなり、第２の半導体チ
ップ２を押圧するツ−ル４の押圧面が第２の半導体チッ
プ２よりはみ出した状態でも、ツ−ル４が第１の半導体
チップ１に当たることはない。
【００３１】なお、上述の実施例では、半導体チップの
チップ電極と配線基板の基板電極とを接続する接続構造
体として、第１のチップと第２のチップとに異なるもの
を使用したが、同種の接続構造体を使用して、その接続
構造体の大きさ、厚みなどを変えるという方法を用いて
もよいし、あるいは、同種同サイズの接続構造体を使用
して、一方は高荷重などによりかなり押し潰し、もう一
方は低荷重などにより弱めに押し潰すという接続条件を
変える方法を用いてもよい。
チップ電極と配線基板の基板電極とを接続する接続構造
体として、第１のチップと第２のチップとに異なるもの
を使用したが、同種の接続構造体を使用して、その接続
構造体の大きさ、厚みなどを変えるという方法を用いて
もよいし、あるいは、同種同サイズの接続構造体を使用
して、一方は高荷重などによりかなり押し潰し、もう一
方は低荷重などにより弱めに押し潰すという接続条件を
変える方法を用いてもよい。
【００３２】第３の実施例 図３（ａ）〜（ｆ）に、本発明の第３の実施例の主要工
程断面図を示す。ここでは、チップ電極にバンプを形成
した複数の半導体チップを配線基板に実装する場合を示
している。
程断面図を示す。ここでは、チップ電極にバンプを形成
した複数の半導体チップを配線基板に実装する場合を示
している。
【００３３】まず、第２の半導体チップ２を接続する配
線基板３のエリア３ｈを配線基板３の基準面３ａよりも
高くし、配線３ｗ、電極３ｅなどを形成した配線基板３
を用意する（図３（ａ））。ここでは、第２の半導体チ
ップ２を接続する配線基板３のエリア３ｈに絶縁性樹脂
３ｘを塗布、硬化し、配線基板３の基準面３ａよりも高
くして、配線３ｗ、電極３ｅを形成したＰＷＢ３を用い
たが、該エリアはペーストを厚くして同時焼成したセラ
ミック基板、ガラス基板、などいずれを用いてもよい。
線基板３のエリア３ｈを配線基板３の基準面３ａよりも
高くし、配線３ｗ、電極３ｅなどを形成した配線基板３
を用意する（図３（ａ））。ここでは、第２の半導体チ
ップ２を接続する配線基板３のエリア３ｈに絶縁性樹脂
３ｘを塗布、硬化し、配線基板３の基準面３ａよりも高
くして、配線３ｗ、電極３ｅを形成したＰＷＢ３を用い
たが、該エリアはペーストを厚くして同時焼成したセラ
ミック基板、ガラス基板、などいずれを用いてもよい。
【００３４】次に、第１の半導体チップ１を用意し、第
１の半導体チップ１のチップ電極１ｅと配線基板３対応
する基板電極３ｅとを位置合わせする（図３（ｂ））。
ここでは、シリコン半導体基板１ｓを用い、チップ電極
１ｅにハンダバンプ１ａを形成した半導体チップ１を用
いている。
１の半導体チップ１のチップ電極１ｅと配線基板３対応
する基板電極３ｅとを位置合わせする（図３（ｂ））。
ここでは、シリコン半導体基板１ｓを用い、チップ電極
１ｅにハンダバンプ１ａを形成した半導体チップ１を用
いている。
【００３５】次に、第１の半導体チップ１を配線基板３
に仮止めする（図３（ｃ））。ここでは、ツール４で半
導体チップ１を配線基板３に軽く押圧して仮止めしてい
る。
に仮止めする（図３（ｃ））。ここでは、ツール４で半
導体チップ１を配線基板３に軽く押圧して仮止めしてい
る。
【００３６】次に、第１の半導体チップと略同じ厚さの
第２の半導体チップ２を用意し、第２の半導体チップ２
のチップ電極２ｅと配線基板３の対応する基板電極３ｅ
とを位置合わせする（図３（ｄ））。
第２の半導体チップ２を用意し、第２の半導体チップ２
のチップ電極２ｅと配線基板３の対応する基板電極３ｅ
とを位置合わせする（図３（ｄ））。
【００３７】次に、第２の半導体チップ２を配線基板３
に仮止めする（図３（ｅ））。ここでは、図３（ｃ）と
同様にして仮止めした。このとき、第２の半導体チップ
２を接続する配線基板３のエリア３ｈは配線基板３の基
準面３ａよりも高く、したがって、配線基板３の基準面
３ａから第２の半導体チップ２の裏面２ｒまでの高さＨ
2は、配線基板３の基準面３ａから第１の半導体チップ
１の裏面１ｒまでの高さＨ1よりも高いため、第２の半
導体チップ２を押圧するツール４の押圧面が第２の半導
体チップ２よりはみ出した状態でも、ツール４が第１の
半導体チップ１に当たることはない。最後に配線基板３
をリフローして、半導体チップとの接続を行う（図３
（ｆ））。
に仮止めする（図３（ｅ））。ここでは、図３（ｃ）と
同様にして仮止めした。このとき、第２の半導体チップ
２を接続する配線基板３のエリア３ｈは配線基板３の基
準面３ａよりも高く、したがって、配線基板３の基準面
３ａから第２の半導体チップ２の裏面２ｒまでの高さＨ
2は、配線基板３の基準面３ａから第１の半導体チップ
１の裏面１ｒまでの高さＨ1よりも高いため、第２の半
導体チップ２を押圧するツール４の押圧面が第２の半導
体チップ２よりはみ出した状態でも、ツール４が第１の
半導体チップ１に当たることはない。最後に配線基板３
をリフローして、半導体チップとの接続を行う（図３
（ｆ））。
【００３８】なお、上述の実施例では、第２の半導体チ
ップを接続する配線基板のエリアを配線基板の基準面よ
りも高くした配線基板を用いたが、反対に、第１の半導
体チップを接続する配線基板のエリアを配線基板の基準
面よりも低くした配線基板を用いてもよい。
ップを接続する配線基板のエリアを配線基板の基準面よ
りも高くした配線基板を用いたが、反対に、第１の半導
体チップを接続する配線基板のエリアを配線基板の基準
面よりも低くした配線基板を用いてもよい。
【００３９】また、上述の実施例では、接続構造体とし
てハンダバンプを用いており、工程を減らすため、第１
の半導体チップの仮止め、第２の半導体チップの仮止
め、第１および第２の半導体チップのリフローによる一
括接続、という順に工程を経たが、第１の半導体チップ
の仮止めとリフローによる接続、第２の半導体チップの
仮止めとリフローによる接続、という順の工程で行って
もよい。
てハンダバンプを用いており、工程を減らすため、第１
の半導体チップの仮止め、第２の半導体チップの仮止
め、第１および第２の半導体チップのリフローによる一
括接続、という順に工程を経たが、第１の半導体チップ
の仮止めとリフローによる接続、第２の半導体チップの
仮止めとリフローによる接続、という順の工程で行って
もよい。
【００４０】第４の実施例 図４（ａ）〜（ｃ）に、本発明の実施例の主要工程断面
図を示す。上記第１から第３の実施例では、２ケの半導
体チップについて説明しているが、ここでは、更に多く
の半導体チップを用いて実装する場合を示している。ま
た、配線基板の基準面から半導体チップのそれぞれの高
さを様々に変えてもよい。なお、半導体基板の厚さ
Ｄ1，Ｄ2，Ｄ3 の間には、Ｄ1＜Ｄ2＜Ｄ3 の関係があ
り、接続構造体は、略同一の大きさとなるようにしてい
る。
図を示す。上記第１から第３の実施例では、２ケの半導
体チップについて説明しているが、ここでは、更に多く
の半導体チップを用いて実装する場合を示している。ま
た、配線基板の基準面から半導体チップのそれぞれの高
さを様々に変えてもよい。なお、半導体基板の厚さ
Ｄ1，Ｄ2，Ｄ3 の間には、Ｄ1＜Ｄ2＜Ｄ3 の関係があ
り、接続構造体は、略同一の大きさとなるようにしてい
る。
【００４１】まず、半導体基板１ｓの厚さがＤ1 の第１
の半導体チップ群１を配線基板３に接続する（図４
（ａ））。
の半導体チップ群１を配線基板３に接続する（図４
（ａ））。
【００４２】次に、半導体基板２ｓの厚さがＤ1の第２
の半導体チップ群２を配線基板３に接続する（図４
（ｂ））。
の半導体チップ群２を配線基板３に接続する（図４
（ｂ））。
【００４３】このとき、Ｄ1＜Ｄ2 の関係があるため、
配線基板３の基準面３ａから第１および第２の半導体チ
ップの裏面までの高さは、Ｈ1＜Ｈ2 の関係となり、第
２の半導体チップ２を押圧するツール４は第１の半導体
チップ１に当たることはない。
配線基板３の基準面３ａから第１および第２の半導体チ
ップの裏面までの高さは、Ｈ1＜Ｈ2 の関係となり、第
２の半導体チップ２を押圧するツール４は第１の半導体
チップ１に当たることはない。
【００４４】最後に半導体基板５ｓの厚さがＤ3の第３
の半導体チップ群５を配線基板３に接続する（図４
（ｃ））。このとき、Ｄ1＜Ｄ2＜Ｄ3 の関係があるた
め、配線基板３の基準面３ａから第１、第２および第３
の半導体チップの裏面までのそれぞれの高さは、Ｈ1＜
Ｈ2＜Ｈ3の関係となり、第３の半導体チップ５を押圧す
るツール４は第１の半導体チップ１および第２の半導体
チップ２に当たることはない。
の半導体チップ群５を配線基板３に接続する（図４
（ｃ））。このとき、Ｄ1＜Ｄ2＜Ｄ3 の関係があるた
め、配線基板３の基準面３ａから第１、第２および第３
の半導体チップの裏面までのそれぞれの高さは、Ｈ1＜
Ｈ2＜Ｈ3の関係となり、第３の半導体チップ５を押圧す
るツール４は第１の半導体チップ１および第２の半導体
チップ２に当たることはない。
【００４５】第５の実施例 図５に、本発明の第５の実施例の半導体装置の断面図を
示す。ここで、第１の半導体チップ１は、配線基板３が
基準面３ａより凹状に形成された低い部分３l上に実装
され、その裏面１ｒは、配線基板３に実装された第２の
半導体チップ２の素子面２ｆより低くなっている。な
お、この時の実装方法は、第１から第４までの実施例に
おいて説明したいづれの方法でも可能である。この場合
は、特に、接続構造体２ａが、つぶれても直接、隣接し
た接続構造体１ａとショートすることはなく、高密度実
装に適している。
示す。ここで、第１の半導体チップ１は、配線基板３が
基準面３ａより凹状に形成された低い部分３l上に実装
され、その裏面１ｒは、配線基板３に実装された第２の
半導体チップ２の素子面２ｆより低くなっている。な
お、この時の実装方法は、第１から第４までの実施例に
おいて説明したいづれの方法でも可能である。この場合
は、特に、接続構造体２ａが、つぶれても直接、隣接し
た接続構造体１ａとショートすることはなく、高密度実
装に適している。
【００４６】第６の実施例 図６に、本発明の第６の実施例の半導体装置の断面図及
び平面図を示す。ここで、第１の半導体チップ１は、配
線基板３の基準面３ａ上に実装され、第２の半導体チッ
プ２は、配線基板３が基準面３ａより凸状に形成された
高い部分３ｈに実装されている。半導体チップ１の裏面
１ｒは、半導体チップ２の素子面２ｆより低く実装さ
れ、かつ、図面から明らかなように、半導体チップが互
いに平面方向から見て重なり合うように実装されてい
る。この場合は特に高密度実装に向いている。
び平面図を示す。ここで、第１の半導体チップ１は、配
線基板３の基準面３ａ上に実装され、第２の半導体チッ
プ２は、配線基板３が基準面３ａより凸状に形成された
高い部分３ｈに実装されている。半導体チップ１の裏面
１ｒは、半導体チップ２の素子面２ｆより低く実装さ
れ、かつ、図面から明らかなように、半導体チップが互
いに平面方向から見て重なり合うように実装されてい
る。この場合は特に高密度実装に向いている。
【００４７】なお、本発明は、上記実施例に限定される
ものでなく、特許請求の範囲で種々の変更が可能であ
る。
ものでなく、特許請求の範囲で種々の変更が可能であ
る。
【００４８】
【発明の効果】以上のように、本発明によれば、配線基
板に半導体チップを仮止めあるいは接続した状態では、
配線基板の基準面から半導体チップの裏面までの高さ
が、隣接する半導体チップでは異なった実装構造であ
り、既に仮止めあるいは接続された第１の半導体チップ
の隣に第２の半導体チップを仮止めまたは接続しようと
する際、配線基板の基準面から第１の半導体チップの裏
面までの高さが、配線基板の基準面から第２の半導体チ
ップの裏面までの高さよりも低くなっているため、第１
の半導体チップの裏面には第２の半導体チップを接続す
るためのツールが接することはない。このため、ツール
を特に変えなくても、隣接する半導体チップとの間隔を
小さくすることができ、その結果、高信頼で、実装密
度、電気的特性などをあげることができる。
板に半導体チップを仮止めあるいは接続した状態では、
配線基板の基準面から半導体チップの裏面までの高さ
が、隣接する半導体チップでは異なった実装構造であ
り、既に仮止めあるいは接続された第１の半導体チップ
の隣に第２の半導体チップを仮止めまたは接続しようと
する際、配線基板の基準面から第１の半導体チップの裏
面までの高さが、配線基板の基準面から第２の半導体チ
ップの裏面までの高さよりも低くなっているため、第１
の半導体チップの裏面には第２の半導体チップを接続す
るためのツールが接することはない。このため、ツール
を特に変えなくても、隣接する半導体チップとの間隔を
小さくすることができ、その結果、高信頼で、実装密
度、電気的特性などをあげることができる。
【００４９】さらに、第１の半導体チップの裏面までの
高さが、第２の半導体チップの素子面までの高さよりも
低くした場合は、さらによい効果が得られる。
高さが、第２の半導体チップの素子面までの高さよりも
低くした場合は、さらによい効果が得られる。
【図１】第１の実施例での主要工程断面図である。
【図２】第２の実施例での主要工程断面図である。
【図３】第３の実施例での主要工程断面図である。
【図４】第４の実施例での主要工程断面図である。
【図５】第５の実施例での半導体装置の断面図である。
【図６】第６の実施例での半導体装置の断面図（ａ）及
び平面図（ｂ）である。
び平面図（ｂ）である。
【図７】従来技術の問題点を説明するための図である。
【図８】他の従来技術の問題点を説明するための図であ
る。
る。
１ 第１の半導体チップ １ｓ 第１の半導体チップの半導体基板 １ｒ 第１の半導体チップの裏面 １ｆ 第１の半導体チップの素子面 １ｅ 第１の半導体チップのチップ電極 １ａ 第１の半導体チップの接続構造体 ２ 第２の半導体チップ ２ｓ 第２の半導体チップの半導体基板 ２ｒ 第２の半導体チップの裏面 ２ｆ 第２の半導体チップの素子面 ２ｅ 第２の半導体チップのチップ電極 ２ａ 第２の半導体チップの接続構造体 ３ 配線基板 ３ａ 配線基板の基準面 ３ｈ 配線基板の基準面よりも高い部分 ３ｌ 配線基板の基準面よりも低い部分 ３ｗ 配線基板の配線 ３ｅ 配線基板の基板電極 ４ ツール ５ 第３の半導体チップ ５ｓ 第３の半導体チップの半導体基板 ５ｒ 第３の半導体チップの裏面 Ｈ 配線基板の基準面から半導体チップの裏面までの
高さ ｈ 配線基板の基準面から半導体チップの素子面まで
の高さ Ｄ 半導体チップの半導体基板の厚さ ｄ 半導体チップの接続構造体の接続後の厚さ
高さ ｈ 配線基板の基準面から半導体チップの素子面まで
の高さ Ｄ 半導体チップの半導体基板の厚さ ｄ 半導体チップの接続構造体の接続後の厚さ
Claims (4)
- 【請求項１】 配線基板に複数の半導体チップをフェー
スダウン方式で接続する半導体装置の実装構造におい
て、 上記配線基板の基準面から第１の半導体チップの裏面ま
での高さよりも上記配線基板の基準面から第２の半導体
チップの裏面までの高さが高く、かつ上記配線基板の基
準面から第１の半導体チップの主面までの高さよりも上
記配線基板の基準面から第２の半導体チップの主面まで
の高さが高く上記配線基板上に接続されたことを特徴と
する半導体装置の実装構造。 - 【請求項２】 配線基板に複数の半導体チップをフェー
スダウン方式で接続する半導体装置の実装構造におい
て、 上記配線基板の基準面から第１の半導体チップの裏面ま
での高さよりも上記配線基板の基準面から第２の半導体
チップの主面までの高さが高く、上記配線基板上に接続
されたことを特徴とする半導体装置の実装構造。 - 【請求項３】配線基板に複数の半導体チップをフェース
ダウン方式で接続する半導体装置の実装構造において、 上記配線基板の基準面から第１の半導体チップの裏面ま
での高さよりも上記配線基板の基準面から第２の半導体
チップの主面までの高さが高く、かつ第１の半導体チッ
プの一部上に第２の半導体チップ一部が重なり合うよう
に上記配線基板上に接続されたことを特徴とする半導体
装置の実装構造。 - 【請求項４】 請求項１，２、または３に記載の半導体
装置の実装方法において、 第１の半導体チップを配線基板に接続した後、第２の半
導体チップを上記配線基板に接続することを特徴とする
半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293127A JP2863426B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置の実装構造及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293127A JP2863426B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置の実装構造及びその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147298A true JPH07147298A (ja) | 1995-06-06 |
| JP2863426B2 JP2863426B2 (ja) | 1999-03-03 |
Family
ID=17790773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293127A Expired - Fee Related JP2863426B2 (ja) | 1993-11-24 | 1993-11-24 | 半導体装置の実装構造及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863426B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195860A (ja) * | 1997-12-27 | 1999-07-21 | Canon Inc | 接着部材、該接着部材を備えたマルチチップモジュール、及び該接着部材による接着方法 |
| JP2006245994A (ja) * | 2005-03-03 | 2006-09-14 | Seiko Epson Corp | 弾性表面波デバイスのパッケージ構造及び弾性表面波デバイス |
| JP2017050408A (ja) * | 2015-09-02 | 2017-03-09 | 株式会社ディスコ | 積層ウェーハの製造方法 |
-
1993
- 1993-11-24 JP JP5293127A patent/JP2863426B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11195860A (ja) * | 1997-12-27 | 1999-07-21 | Canon Inc | 接着部材、該接着部材を備えたマルチチップモジュール、及び該接着部材による接着方法 |
| JP2006245994A (ja) * | 2005-03-03 | 2006-09-14 | Seiko Epson Corp | 弾性表面波デバイスのパッケージ構造及び弾性表面波デバイス |
| US7436105B2 (en) | 2005-03-03 | 2008-10-14 | Seiko Epson Corporation | Package structure for surface acoustic wave device, and surface acoustic wave device |
| JP2017050408A (ja) * | 2015-09-02 | 2017-03-09 | 株式会社ディスコ | 積層ウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2863426B2 (ja) | 1999-03-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |