JPH07147302A - 半導体素子片の特性分級方法 - Google Patents
半導体素子片の特性分級方法Info
- Publication number
- JPH07147302A JPH07147302A JP31894993A JP31894993A JPH07147302A JP H07147302 A JPH07147302 A JP H07147302A JP 31894993 A JP31894993 A JP 31894993A JP 31894993 A JP31894993 A JP 31894993A JP H07147302 A JPH07147302 A JP H07147302A
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- Japan
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- semiconductor element
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- wafer
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- laser
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- Pending
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- 238000000034 method Methods 0.000 claims description 17
- 238000010330 laser marking Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ウェハー上にある個々の半導体素子片を、組
立工程にて、各特性により必要とする特性をもつ半導体
素子片を選択的に組み立てることを目的とする。 【構成】 ウェハーテスト工程のウェハーテスト特性情
報に基づき、半導体ウェハー（１）上にある個々の半導
体素子片（２）上の特定箇所、例えば図２の様に、半導
体素子片の空スペースの特性分級記録用パッド（３）な
どに、レーザーを用いて各半導体素子片（２）のもつ特
性分級毎に対応するレーザー照射部分（４）の様な印を
つけることで、半導体素子片の分級を行なう。
立工程にて、各特性により必要とする特性をもつ半導体
素子片を選択的に組み立てることを目的とする。 【構成】 ウェハーテスト工程のウェハーテスト特性情
報に基づき、半導体ウェハー（１）上にある個々の半導
体素子片（２）上の特定箇所、例えば図２の様に、半導
体素子片の空スペースの特性分級記録用パッド（３）な
どに、レーザーを用いて各半導体素子片（２）のもつ特
性分級毎に対応するレーザー照射部分（４）の様な印を
つけることで、半導体素子片の分級を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子片の特性分
級方法に関し、特に、レーザー光による半導体ウェハー
上の半導体素子片の特性分級方法に関する。
級方法に関し、特に、レーザー光による半導体ウェハー
上の半導体素子片の特性分級方法に関する。
【０００２】
【従来の技術】半導体素子片の特性分級に関しては、半
導体素子は形状、性能が多様化しており、顧客の性能の
要求に対応できるように管理しておくために、半導体素
子を特性によって分級する必要がある。半導体素子片の
特性分級は、ウエハーテスト時に分級し、適量のクラス
の製品を作ることが効率的で、生産数の管理が楽にな
る。また、ウェハー上にある個々の半導体素子片を、組
立工程にて、各特性により必要とする特性をもつ半導体
素子片を選択的に組み立てることができるものである。
導体素子は形状、性能が多様化しており、顧客の性能の
要求に対応できるように管理しておくために、半導体素
子を特性によって分級する必要がある。半導体素子片の
特性分級は、ウエハーテスト時に分級し、適量のクラス
の製品を作ることが効率的で、生産数の管理が楽にな
る。また、ウェハー上にある個々の半導体素子片を、組
立工程にて、各特性により必要とする特性をもつ半導体
素子片を選択的に組み立てることができるものである。
【０００３】従来の半導体素子片の特性分級装置は、図
５に示すように非接触インク吐出ノズル（６）をもつマ
ーキングプローバーにより、特性分級に対応したマーク
（７）を各半導体素子片（２）に印刷を行なっていた
（例えば、公知例平１−１５４５２８号）。また、図６
（ａ）、（ｂ）に示すように、ウェハー（９）の各半導
体素子片に複数のノズル（１０）、またはインク可能な
ノズル（１１）の移動により、図７に示すようなマーキ
ングを行なっていた。なお（８）はプローブ針である
（例えば、公知例特開昭５８−１３４４３８号）。
５に示すように非接触インク吐出ノズル（６）をもつマ
ーキングプローバーにより、特性分級に対応したマーク
（７）を各半導体素子片（２）に印刷を行なっていた
（例えば、公知例平１−１５４５２８号）。また、図６
（ａ）、（ｂ）に示すように、ウェハー（９）の各半導
体素子片に複数のノズル（１０）、またはインク可能な
ノズル（１１）の移動により、図７に示すようなマーキ
ングを行なっていた。なお（８）はプローブ針である
（例えば、公知例特開昭５８−１３４４３８号）。
【０００４】この従来の半導体素子片の分級方法では、
インクノズルを使用していた為、印刷を行なう際のイン
クの吐出量、吐出スピードのばらつきにより、半導体素
子片のマーク位置のばらつき、マークの形状のばらつき
が大きくなり、次工程で半導体素子片の分級情報を読み
取る際の障害となる問題を有していた。また、良品の半
導体素子表面上にインクにより印刷を行なう為、長期の
信頼性上において、特性の変動を生じるような問題点が
あり、そして、構造上、インクノズルは、ウェハーテス
トに使用されるマーキングプローバーに付いている為、
特性毎の印刷を行なう時間の損失により、ウェハーテス
ト時間が長くなるという欠点があった。
インクノズルを使用していた為、印刷を行なう際のイン
クの吐出量、吐出スピードのばらつきにより、半導体素
子片のマーク位置のばらつき、マークの形状のばらつき
が大きくなり、次工程で半導体素子片の分級情報を読み
取る際の障害となる問題を有していた。また、良品の半
導体素子表面上にインクにより印刷を行なう為、長期の
信頼性上において、特性の変動を生じるような問題点が
あり、そして、構造上、インクノズルは、ウェハーテス
トに使用されるマーキングプローバーに付いている為、
特性毎の印刷を行なう時間の損失により、ウェハーテス
ト時間が長くなるという欠点があった。
【０００５】
【課題を解決するための手段】本発明は、ウェハーテス
ト工程のウェハーテスト特性情報に基づき、半導体ウェ
ハー上にある個々の半導体素子片上の特定箇所にレーザ
ーにより、各半導体素子のもつ特性分類毎に対応する印
をつけることを特徴とする半導体素子片の特性分級方法
であり、また半導体素子片の特性分級方法において、半
導体素子片上でなく、スクライブ線上の特定箇所にレー
ザーにより、各半導体素子のもつ特性分級毎に対応する
印をつけることを特徴とする半導体素子片の特性分級方
法である。
ト工程のウェハーテスト特性情報に基づき、半導体ウェ
ハー上にある個々の半導体素子片上の特定箇所にレーザ
ーにより、各半導体素子のもつ特性分類毎に対応する印
をつけることを特徴とする半導体素子片の特性分級方法
であり、また半導体素子片の特性分級方法において、半
導体素子片上でなく、スクライブ線上の特定箇所にレー
ザーにより、各半導体素子のもつ特性分級毎に対応する
印をつけることを特徴とする半導体素子片の特性分級方
法である。
【０００６】
【作用】本発明の半導体素子片の分級は、ウェハーテス
ト工程のウェハーテスト特性情報に基づき、半導体ウェ
ハー上にある個々の半導体素子片上の特定箇所にレーザ
ーにより、各半導体素子片のもつ特性分級毎に対応する
印をつける機能とを備えているので、一定の箇所に一定
の形状のばらつきの少ない印をつけることが可能とな
り、後工程において、各半導体素子を分級する際、読み
取ることが容易となるものである。
ト工程のウェハーテスト特性情報に基づき、半導体ウェ
ハー上にある個々の半導体素子片上の特定箇所にレーザ
ーにより、各半導体素子片のもつ特性分級毎に対応する
印をつける機能とを備えているので、一定の箇所に一定
の形状のばらつきの少ない印をつけることが可能とな
り、後工程において、各半導体素子を分級する際、読み
取ることが容易となるものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１は本発明の一実施例を説明する工程フ
ローである。ウェハーテスト工程においては、各半導体
素子の電気的特性（例えば、アクセススピードやスタン
バイ電流値）を測定して特性分級情報を得て、それぞれ
の半導体素子の属する特性の分級を行なう。そのデータ
ーは、フロッピーディスク等の記憶媒体に記憶し、次工
程の特性分級工程（レーザによる記録）への入力データ
ーとして使用される。次工程での特性分級工程では、ウ
ェハーテスト工程で得られた特性分級データーに基づい
て、図２の様に、ウェハー（１）の各半導体素子片
（２）に設けられた特性分級記録用パッド（３）にレー
ザー照射を行ない、印をつける。
て説明する。 ［実施例１］図１は本発明の一実施例を説明する工程フ
ローである。ウェハーテスト工程においては、各半導体
素子の電気的特性（例えば、アクセススピードやスタン
バイ電流値）を測定して特性分級情報を得て、それぞれ
の半導体素子の属する特性の分級を行なう。そのデータ
ーは、フロッピーディスク等の記憶媒体に記憶し、次工
程の特性分級工程（レーザによる記録）への入力データ
ーとして使用される。次工程での特性分級工程では、ウ
ェハーテスト工程で得られた特性分級データーに基づい
て、図２の様に、ウェハー（１）の各半導体素子片
（２）に設けられた特性分級記録用パッド（３）にレー
ザー照射を行ない、印をつける。
【０００８】図３（ａ），（ｂ）の様に、各々の特性に
応じて、あらかじめレーザー照射部分（４）の特性記録
用パッド（３）に対する位置を決めておき、後工程にお
いて、各半導体素子を特性毎に分割、組み立てる際にレ
ーザー照射部分（４）の特性記録用パッド（３）に対す
る相対的位置を認識することにより、必要な特性の半導
体素子を抽出し、組み立てることを可能とする。この特
性分級記録用パッド（３）は、幅２０μｍ、長さ１００
μｍ程度でよく、半導体素子の空スペースにパッドを設
けることにより、インクマーキングと比べ、信頼性上有
利な構造となっている。
応じて、あらかじめレーザー照射部分（４）の特性記録
用パッド（３）に対する位置を決めておき、後工程にお
いて、各半導体素子を特性毎に分割、組み立てる際にレ
ーザー照射部分（４）の特性記録用パッド（３）に対す
る相対的位置を認識することにより、必要な特性の半導
体素子を抽出し、組み立てることを可能とする。この特
性分級記録用パッド（３）は、幅２０μｍ、長さ１００
μｍ程度でよく、半導体素子の空スペースにパッドを設
けることにより、インクマーキングと比べ、信頼性上有
利な構造となっている。
【０００９】［実施例２］図４は、第２の本発明の実施
例であり、スクライブ線（１４）上に、各半導体素子の
分級データーをレーザーにて記録した例である。本実施
例は、直接、シリコン基板上にレーザーにて、レーザー
照射部分（４）を印としてつけた例である。半導体素子
に対するレーザー照射部分（４）の相対的位置を決めて
おくことにより、特性記録用パッド（３）は特に設ける
必要もなく、又スクライブ線（１４）上において、スク
ライブ時に欠ける部分を避けることにより、レーザーに
より印をつけることが可能となり、スペースの節約が可
能となる。
例であり、スクライブ線（１４）上に、各半導体素子の
分級データーをレーザーにて記録した例である。本実施
例は、直接、シリコン基板上にレーザーにて、レーザー
照射部分（４）を印としてつけた例である。半導体素子
に対するレーザー照射部分（４）の相対的位置を決めて
おくことにより、特性記録用パッド（３）は特に設ける
必要もなく、又スクライブ線（１４）上において、スク
ライブ時に欠ける部分を避けることにより、レーザーに
より印をつけることが可能となり、スペースの節約が可
能となる。
【００１０】
【発明の効果】図５、図６、及び図７は、従来の実施例
で、図５は（６）非接触インク吐出ノズル（６）によ
り、特性に対応したマーク（７）をつけた例であり、図
６は、複数のノズル（１０）により、また移動可能なノ
ズル（１１）により、図７の様にインクマーキングを行
なった例である。従来の方式では、半導体素子表面にイ
ンクノズルで印をつけていたため、インクマーキングの
形状にばらつきがあり、後工程にて認識が困難となった
り、信頼性上の問題点が存在していた。
で、図５は（６）非接触インク吐出ノズル（６）によ
り、特性に対応したマーク（７）をつけた例であり、図
６は、複数のノズル（１０）により、また移動可能なノ
ズル（１１）により、図７の様にインクマーキングを行
なった例である。従来の方式では、半導体素子表面にイ
ンクノズルで印をつけていたため、インクマーキングの
形状にばらつきがあり、後工程にて認識が困難となった
り、信頼性上の問題点が存在していた。
【００１１】本発明によれば、以上説明したように、ウ
ェハーテスト工程のウェハーテスト特性情報に基づき、
半導体ウェハー上にある個々の半導体素子片上の特定箇
所に、レーザーにより、各半導体素子のもつ特性分級毎
に対応する印をつけることにより、半導体素子表面上
に、インクによりマーキングすることなく、信頼性上の
問題がなく、かつ、一定の箇所に一定の形状のばらつき
の少ない印をつけることが可能となり、後工程におい
て、各半導体素子を分級する際、読み取ることが容易と
なるという利点を有するものである。
ェハーテスト工程のウェハーテスト特性情報に基づき、
半導体ウェハー上にある個々の半導体素子片上の特定箇
所に、レーザーにより、各半導体素子のもつ特性分級毎
に対応する印をつけることにより、半導体素子表面上
に、インクによりマーキングすることなく、信頼性上の
問題がなく、かつ、一定の箇所に一定の形状のばらつき
の少ない印をつけることが可能となり、後工程におい
て、各半導体素子を分級する際、読み取ることが容易と
なるという利点を有するものである。
【図１】本発明の第１実施例の工程フロー図。
【図２】本発明の第１実施例の説明図。
【図３】本発明の第１実施例を説明するためのレーザー
照射例。
照射例。
【図４】本発明の第２の実施例。
【図５】従来技術の例。
【図６】従来技術の第２の例。
【図７】従来技術の第２の例のインクマーキング例。
１ ウェハー ２ 半導体素子片 ３ 特性分級記録用パッド ４ レーザー照射部分 ５ レーザー未照射部分 ６ 非接触インク吐出ノズル ７ 特性分級に対応したマーク ８ プローブ針 ９ ウェハー １０ 複数のノズル １１ 移動可能なノズル １２ 定められたインクマーキング可能位置において、
実際にインクマーキングされた印 １３ 定められたインクマーキング可能位置 １４ スクライブ線
実際にインクマーキングされた印 １３ 定められたインクマーキング可能位置 １４ スクライブ線
Claims (2)
- 【請求項１】 ウェハーテスト工程のウェハーテスト特
性情報に基づき、半導体ウェハー上にある個々の半導体
素子片上の特定箇所にレーザーにより、各半導体素子の
もつ特性分類毎に対応する印をつけることを特徴とする
半導体素子片の特性分級方法。 - 【請求項２】 請求項１の半導体素子片の特性分級方法
において、半導体素子片上でなく、スクライブ線上の特
定箇所にレーザーにより、各半導体素子のもつ特性分級
毎に対応する印をつけることを特徴とする半導体素子片
の特性分級方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31894993A JPH07147302A (ja) | 1993-11-25 | 1993-11-25 | 半導体素子片の特性分級方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31894993A JPH07147302A (ja) | 1993-11-25 | 1993-11-25 | 半導体素子片の特性分級方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07147302A true JPH07147302A (ja) | 1995-06-06 |
Family
ID=18104794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31894993A Pending JPH07147302A (ja) | 1993-11-25 | 1993-11-25 | 半導体素子片の特性分級方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07147302A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445974B1 (ko) * | 2001-12-01 | 2004-08-25 | 주식회사 이오테크닉스 | 칩 스케일 마커의 마킹 위치 보정 방법 및 그 장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897842A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 半導体素子およびその製造方法 |
| JPS58151040A (ja) * | 1982-03-01 | 1983-09-08 | Mitsubishi Electric Corp | アレイ型半導体素子のウエハテスト方法 |
| JPS60167438A (ja) * | 1984-02-10 | 1985-08-30 | Nec Corp | 半導体素子の選別方法 |
| JPS61260649A (ja) * | 1985-05-15 | 1986-11-18 | Nec Corp | 半導体装置の製造方法 |
| JPH04174529A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | ウェハーマーキング装置 |
-
1993
- 1993-11-25 JP JP31894993A patent/JPH07147302A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897842A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 半導体素子およびその製造方法 |
| JPS58151040A (ja) * | 1982-03-01 | 1983-09-08 | Mitsubishi Electric Corp | アレイ型半導体素子のウエハテスト方法 |
| JPS60167438A (ja) * | 1984-02-10 | 1985-08-30 | Nec Corp | 半導体素子の選別方法 |
| JPS61260649A (ja) * | 1985-05-15 | 1986-11-18 | Nec Corp | 半導体装置の製造方法 |
| JPH04174529A (ja) * | 1990-11-07 | 1992-06-22 | Nec Corp | ウェハーマーキング装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445974B1 (ko) * | 2001-12-01 | 2004-08-25 | 주식회사 이오테크닉스 | 칩 스케일 마커의 마킹 위치 보정 방법 및 그 장치 |
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