JPH071487B2 - バッファメモリ無効化アドレス生成方式 - Google Patents
バッファメモリ無効化アドレス生成方式Info
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- JPH071487B2 JPH071487B2 JP60043404A JP4340485A JPH071487B2 JP H071487 B2 JPH071487 B2 JP H071487B2 JP 60043404 A JP60043404 A JP 60043404A JP 4340485 A JP4340485 A JP 4340485A JP H071487 B2 JPH071487 B2 JP H071487B2
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Description
【発明の詳細な説明】 〔概要〕 一般に、中央処理装置（CPU），チャネル処理装置（CH
P）からの主記憶装置（MSU）へのアクセス要求単位は、
バッファメモリのブロックサイズよりも小さく、主記憶
制御装置（MCU）が主記憶装置（MSU）へ送出するアクセ
ス要求単位に等しいか，又は大きいことに着目して、主
記憶制御装置（MCU）からの主記憶装置（MSU）に対する
１つ，又は複数個の処理要求からの書き込みアクセス要
求単位が、主記憶要求装置（MSU）を連続してアクセス
する場合、該連続したアクセスのアドレスからバッファ
メモリのブロックアドレスを検出して、同一ブロック内
アドレスならば、各中央処理装置（CPU）での無効化処
理の為の無効化アドレスの送出（BI処理）を一度で済ま
せるようにしたものである。
P）からの主記憶装置（MSU）へのアクセス要求単位は、
バッファメモリのブロックサイズよりも小さく、主記憶
制御装置（MCU）が主記憶装置（MSU）へ送出するアクセ
ス要求単位に等しいか，又は大きいことに着目して、主
記憶制御装置（MCU）からの主記憶装置（MSU）に対する
１つ，又は複数個の処理要求からの書き込みアクセス要
求単位が、主記憶要求装置（MSU）を連続してアクセス
する場合、該連続したアクセスのアドレスからバッファ
メモリのブロックアドレスを検出して、同一ブロック内
アドレスならば、各中央処理装置（CPU）での無効化処
理の為の無効化アドレスの送出（BI処理）を一度で済ま
せるようにしたものである。
本発明は、バッファメモリを備えた複数の中央処理装置
（CPU）と，複数のチャネル処理装置（CHP）と，主記憶
装置（MSU），及び主記憶制御装置（MCU）からなる情報
処理システムにおいて、１つ，又は、複数の処理装置が
主記憶装置（MSU）に対する書き込みアクセスを連続し
て行った時、他の中央処理装置（CPU）が持つバッファ
メモリの当該データブロックを無効化する時の無効化ア
ドレス生成方式に関する。
（CPU）と，複数のチャネル処理装置（CHP）と，主記憶
装置（MSU），及び主記憶制御装置（MCU）からなる情報
処理システムにおいて、１つ，又は、複数の処理装置が
主記憶装置（MSU）に対する書き込みアクセスを連続し
て行った時、他の中央処理装置（CPU）が持つバッファ
メモリの当該データブロックを無効化する時の無効化ア
ドレス生成方式に関する。
一般に、中央処理装置（CPU）には、主記憶装置（MSU）
に対する見掛け上のアクセスタイムを短くして、処理能
力を向上させることを目的として、バッファメモリ（キ
ャッシュメモリ）が備えられている。
に対する見掛け上のアクセスタイムを短くして、処理能
力を向上させることを目的として、バッファメモリ（キ
ャッシュメモリ）が備えられている。
複数個の中央処理装置（CPU），チャネル処理装置（CH
P）とを有する情報処理システムにおいては、他の中央
処理装置（CPU），又はチャネル処理装置（CHP）が主記
憶装置（MSU）の内容を書き替えた場合、該バッファメ
モリの内容をブロック単位（例えば、32バイト,64バイ
ト）で更新する必要があるが、該更新動作としては、一
度該ブロックの無効化を行った後、本中央処理装置（CP
U）がその内容を必要とする時点で、再びロードする方
式が一般的に採られている。
P）とを有する情報処理システムにおいては、他の中央
処理装置（CPU），又はチャネル処理装置（CHP）が主記
憶装置（MSU）の内容を書き替えた場合、該バッファメ
モリの内容をブロック単位（例えば、32バイト,64バイ
ト）で更新する必要があるが、該更新動作としては、一
度該ブロックの無効化を行った後、本中央処理装置（CP
U）がその内容を必要とする時点で、再びロードする方
式が一般的に採られている。
上記無効化（BI）処理は、例えば、ある中央処理装置
（CPU）が主記憶装置（MSU）の内容を書き替えると、主
記憶制御装置（MCU）はそのアドレスを無効化（BI）ア
ドレスとして、他の総ての中央処理装置（CPU）へ送出
する処理である。
（CPU）が主記憶装置（MSU）の内容を書き替えると、主
記憶制御装置（MCU）はそのアドレスを無効化（BI）ア
ドレスとして、他の総ての中央処理装置（CPU）へ送出
する処理である。
各中央処理装置（CPU）は受け取ったアドレスでバッフ
ァメモリを参照し、そのアドレスに対応するデータブロ
ックがロードされていると、該ブロックを無効化すると
云う処理を行う。
ァメモリを参照し、そのアドレスに対応するデータブロ
ックがロードされていると、該ブロックを無効化すると
云う処理を行う。
各中央処理装置（CPU）における上記無効化処理の為の
バッファメモリ参照は、該中央処理装置（CPU）の処理
速度を低下させる作用があるので、該無効化処理によっ
て中央処理装置（CPU）の処理速が低下するのを防ぐ為
には、該無効化処理の為のバッファメモリ参照頻度を低
くすることが要求される。
バッファメモリ参照は、該中央処理装置（CPU）の処理
速度を低下させる作用があるので、該無効化処理によっ
て中央処理装置（CPU）の処理速が低下するのを防ぐ為
には、該無効化処理の為のバッファメモリ参照頻度を低
くすることが要求される。
第４図は、バッファメモリを備えた中央処理装置（CP
U）を複数個有する情報処理システムのシステム構成の
概略を示したもので、主記憶制御装置（以下、MCUと云
う）２は、各処理装置１からのアクセス要求を、該処理
装置に対応するポートで受け付け、優先順位選択回路に
よる優先順位に従って、該ポートから１つ宛アクセス要
求を選択し、主記憶装置（以下、MSUと云う）３に起動
をかけるように動作する。
U）を複数個有する情報処理システムのシステム構成の
概略を示したもので、主記憶制御装置（以下、MCUと云
う）２は、各処理装置１からのアクセス要求を、該処理
装置に対応するポートで受け付け、優先順位選択回路に
よる優先順位に従って、該ポートから１つ宛アクセス要
求を選択し、主記憶装置（以下、MSUと云う）３に起動
をかけるように動作する。
一般に、各中央処理装置（CPU），チャネル処理装置（C
HP）１からのMCU2へのアクセス要求単位（アクセスＡ）
は、バッファメモリのブロックサイズより小さく、MCU2
がMSU3へ出すアクセス要求単位（アクセスＢ）に等しい
か、又は大きい。
HP）１からのMCU2へのアクセス要求単位（アクセスＡ）
は、バッファメモリのブロックサイズより小さく、MCU2
がMSU3へ出すアクセス要求単位（アクセスＢ）に等しい
か、又は大きい。
従って、従来方式においては、各処理装置１からMCU2へ
アクセス要求を送出した場合、MCU2はMSU3を連続して起
動することがある。
アクセス要求を送出した場合、MCU2はMSU3を連続して起
動することがある。
第３図は、従来方式によるMCU2の概略をブロック図で示
したもので、各処理装置（１〜ｎ）１からのアクセス要
求を、該処理装置に対応するポート20で受け付けると、
優先順位選択回路21によって、優先順位に従って、該ポ
ート20から１つ宛該アクセスを選択し、MSU3に対して起
動をかけると共に、パイプライン22に該アクセス情報を
投入する。
したもので、各処理装置（１〜ｎ）１からのアクセス要
求を、該処理装置に対応するポート20で受け付けると、
優先順位選択回路21によって、優先順位に従って、該ポ
ート20から１つ宛該アクセスを選択し、MSU3に対して起
動をかけると共に、パイプライン22に該アクセス情報を
投入する。
今、MCU2がMSU3に動をかけるアクセス単位がｎバイト
で、各処理装置（１〜ｎ）１からMCU2に対しては、連続
する2nバイトの書き込みを要求するアクセスがあるとす
る。
で、各処理装置（１〜ｎ）１からMCU2に対しては、連続
する2nバイトの書き込みを要求するアクセスがあるとす
る。
MCU2において、優先順位選択回路21で、この2nバイトの
書き込みアクセスを選択した時、連続して２回MSU3を起
動し、同時にパイプライン22にも該アクセス情報を連続
２回投入する。従って、該パイプライン22には該アクセ
ス要求のｎバイト単位のアドレスを含む制御情報が保持
されていることになる。
書き込みアクセスを選択した時、連続して２回MSU3を起
動し、同時にパイプライン22にも該アクセス情報を連続
２回投入する。従って、該パイプライン22には該アクセ
ス要求のｎバイト単位のアドレスを含む制御情報が保持
されていることになる。
バッファ無効化アドレス生成処理（以下、BI処理と云
う）部23は、該BI処理を行うタイミングで、パイプライ
ン22より該書き込みアクセスのアドレスを選択し、その
ブロックアドレスを、当該書き込みアクセスを要求した
中央処理装置（CPU）１と異なる他の中央処理装置（CP
U）１に対して、バッファ無効化アドレス（以下、BIア
ドレスと云う）として送出する。
う）部23は、該BI処理を行うタイミングで、パイプライ
ン22より該書き込みアクセスのアドレスを選択し、その
ブロックアドレスを、当該書き込みアクセスを要求した
中央処理装置（CPU）１と異なる他の中央処理装置（CP
U）１に対して、バッファ無効化アドレス（以下、BIア
ドレスと云う）として送出する。
該BIアドレスを受信した各中央処理装置（CPU）１にお
いては、該BIアドレスを使用して、自装置内のバッファ
メモリを参照し、当該ブロックアドレスのデータが存在
すると、該ブロックに対応するタグ部のバリッドビット
（Ｖ）を無効化する。
いては、該BIアドレスを使用して、自装置内のバッファ
メモリを参照し、当該ブロックアドレスのデータが存在
すると、該ブロックに対応するタグ部のバリッドビット
（Ｖ）を無効化する。
従って、従来方式においては、MCU2は連続した書き込み
アクセスがあると、各中央処理装置（CPU）１に対し
て、BIアドレスを複数回（本例では、２回）送出するこ
とになり、該BIアドレスが同一ブロック内のアドレスに
対するものであると、同一ブロックに対して、複数回BI
処理を行う場合が起こりうることになる。
アクセスがあると、各中央処理装置（CPU）１に対し
て、BIアドレスを複数回（本例では、２回）送出するこ
とになり、該BIアドレスが同一ブロック内のアドレスに
対するものであると、同一ブロックに対して、複数回BI
処理を行う場合が起こりうることになる。
前述のように、処理装置１からMCU2へのアクセス要求単
位は、バッファメモリのブロックサイズより小さく、MC
U2がMSU3へ出すアクセス要求単位に等しいか，又は大き
いので、実際に同一ブロックを複数回アクセスする頻度
は無視できないものとなる。
位は、バッファメモリのブロックサイズより小さく、MC
U2がMSU3へ出すアクセス要求単位に等しいか，又は大き
いので、実際に同一ブロックを複数回アクセスする頻度
は無視できないものとなる。
又、各中央処理装置（CPU）における上記無効化処理の
為のバッファメモリの参照は、当該中央処理装置（CP
U）１の処理速度を低下させる作用があるので、一度無
効化処理を施したブロックに対する無駄な無効化処理
は、該中央処理装置（CPU）１にとって大きな損失とな
る問題があった。
為のバッファメモリの参照は、当該中央処理装置（CP
U）１の処理速度を低下させる作用があるので、一度無
効化処理を施したブロックに対する無駄な無効化処理
は、該中央処理装置（CPU）１にとって大きな損失とな
る問題があった。
本発明は上記従来の欠点に鑑み、中央処理装置（CPU）
のバッファメモリの同一ブロックに対する、前記BI処理
を効率化して、該中央処理装置（CPU）での無効化処理
の為のバッファメモリ参照頻を減らし、処理能力の向上
を図る方法を提供することを目的とするものである。
のバッファメモリの同一ブロックに対する、前記BI処理
を効率化して、該中央処理装置（CPU）での無効化処理
の為のバッファメモリ参照頻を減らし、処理能力の向上
を図る方法を提供することを目的とするものである。
第１図は本発明のBI処理機構の原理ブロック図を示した
もので、MCU2のパイプラインに投入されている、１つ又
は、複数の処理装置からのMSU3に対する書き込みアクセ
スのアドレスから、バッファメモリの同一ブロックに対
するアドレスを検出する回路（DET）24を設け、該検出
回路（DET）24によって、連続した書き込みアクセスが
同一ブロックに対するものであることを検知した時に
は、検知信号ＤによってBI処理部23を制御し、BIアドレ
スの送出が一度で済むように構成されている。
もので、MCU2のパイプラインに投入されている、１つ又
は、複数の処理装置からのMSU3に対する書き込みアクセ
スのアドレスから、バッファメモリの同一ブロックに対
するアドレスを検出する回路（DET）24を設け、該検出
回路（DET）24によって、連続した書き込みアクセスが
同一ブロックに対するものであることを検知した時に
は、検知信号ＤによってBI処理部23を制御し、BIアドレ
スの送出が一度で済むように構成されている。
即ち、本発明によれば、MCU2からMSU3に対する１つ又
は、複数の処理装置からの連続した書き込みアクセスの
ブロックアドレスが、同一ブロックに対するものである
と、各中央処理装置（CPU）１に対するBIアドレスの送
出を一度に済ませるように制御されるので、各中央処理
装置（CPU）１において、バッファメモリを無効化する
為のバッファメモリに対する参照頻度が減り、該中央処
理装置（CPU）１の処理速度を向上させることができる
効果がある。
は、複数の処理装置からの連続した書き込みアクセスの
ブロックアドレスが、同一ブロックに対するものである
と、各中央処理装置（CPU）１に対するBIアドレスの送
出を一度に済ませるように制御されるので、各中央処理
装置（CPU）１において、バッファメモリを無効化する
為のバッファメモリに対する参照頻度が減り、該中央処
理装置（CPU）１の処理速度を向上させることができる
効果がある。
以下本発明の実施例を図面によって詳述する。第２図は
本発明の一実施例をブロック図で示したものであり、第
３図は本発明の他の実施例をブロック図で示したもので
ある。本図において、第５図と同じ符号は同じ対象物を
示し、第２図におけるアドレス比較回路24′，及び第３
図におけるパイプライン22のフラグビット220,及び「2n
バイト書き込みアクセス検出回路」24″が本発明を実施
するのに必要な機能ブロックである。
本発明の一実施例をブロック図で示したものであり、第
３図は本発明の他の実施例をブロック図で示したもので
ある。本図において、第５図と同じ符号は同じ対象物を
示し、第２図におけるアドレス比較回路24′，及び第３
図におけるパイプライン22のフラグビット220,及び「2n
バイト書き込みアクセス検出回路」24″が本発明を実施
するのに必要な機能ブロックである。
本実施例においても、MCU2がMSU3に起動をかけるアクセ
ス単位がｎバイトで、各処理装置１からMCU2に対して
は、連続する2nバイトの書き込みを要求するアクセスが
あるものとする。
ス単位がｎバイトで、各処理装置１からMCU2に対して
は、連続する2nバイトの書き込みを要求するアクセスが
あるものとする。
先ず、第２図の実施例について、上記アドレス比較回路
24′の動作を中心に説明する。
24′の動作を中心に説明する。
BI処理部23においては、BI処理を行うタイミングで、パ
イプライン22から書き込みアクセスのアドレスを選択し
てくる時に、アドレス比較回路24′において、一つ前の
書き込みアクセスのアドレス比較して、若し該２つの書
き込みアクセスのアドレスが、バッファメモリの同一ブ
ロック内アドレスであることを検知すると、制御信号Ｃ
によって、各中央処理装置（CPU）１に対するBIアドレ
スの送出を抑止するように制御する。
イプライン22から書き込みアクセスのアドレスを選択し
てくる時に、アドレス比較回路24′において、一つ前の
書き込みアクセスのアドレス比較して、若し該２つの書
き込みアクセスのアドレスが、バッファメモリの同一ブ
ロック内アドレスであることを検知すると、制御信号Ｃ
によって、各中央処理装置（CPU）１に対するBIアドレ
スの送出を抑止するように制御する。
このように，本発明においては、各処理装置からのMCU2
に対するアクセスが、連続した書き込みアクセスの時、
パイプラインに投入されている書き込みアドレス，又は
フラグビット等から、バッファメモリの同一ブロックに
対する書き込みアクセスであることを検知して、各中央
処理装置（CPU）１に対するBIアドレスの送出を一度に
済ませるようにする所に特徴がある。
に対するアクセスが、連続した書き込みアクセスの時、
パイプラインに投入されている書き込みアドレス，又は
フラグビット等から、バッファメモリの同一ブロックに
対する書き込みアクセスであることを検知して、各中央
処理装置（CPU）１に対するBIアドレスの送出を一度に
済ませるようにする所に特徴がある。
以上、詳細に説明したように、本発明のバッファメモリ
無効化処理方式は、主記憶制御装置（MCU）２のパイプ
ラインに投入された、１つ又は、複数の処理装置からの
主記憶装置（MSU）３に対する連続した書き込みアクセ
スのブロックアドレスが、同一ブロックに対するもので
あると、各中央処理装置（CPU）１に対するBIアドレス
の送出を一度に済ませるように制御されるので、各中央
処理装置（CPU）１において、バッファメモリを無効化
する為のバッファメモリに対する参照頻度が減り、該中
央処理装置（CPU）１の処理速度を向上させることがで
きる効果がある。
無効化処理方式は、主記憶制御装置（MCU）２のパイプ
ラインに投入された、１つ又は、複数の処理装置からの
主記憶装置（MSU）３に対する連続した書き込みアクセ
スのブロックアドレスが、同一ブロックに対するもので
あると、各中央処理装置（CPU）１に対するBIアドレス
の送出を一度に済ませるように制御されるので、各中央
処理装置（CPU）１において、バッファメモリを無効化
する為のバッファメモリに対する参照頻度が減り、該中
央処理装置（CPU）１の処理速度を向上させることがで
きる効果がある。
第１図は本発明のBIアドレス送出機構の原理ブロック
図， 第２図は本発明の一実施例をブロック図で示した図， 第３図は従来方式による主記憶制御装置（MCU）の概略
図， 第４図は一般の情報処理システムの概略構成図， である。 図面において、 １は中央処理装置（CPU），処理装置（１〜ｎ）， ２は主記憶制御装置（MCU）， ３は主記憶装置（MSU）， 20はポート,21は優先順位選択回路， 22はパイプライン,23はBI処理部， 24は同一アドレス検出回路（DET）， 24′はアドレス比較回路， をそれぞれ示す。
図， 第２図は本発明の一実施例をブロック図で示した図， 第３図は従来方式による主記憶制御装置（MCU）の概略
図， 第４図は一般の情報処理システムの概略構成図， である。 図面において、 １は中央処理装置（CPU），処理装置（１〜ｎ）， ２は主記憶制御装置（MCU）， ３は主記憶装置（MSU）， 20はポート,21は優先順位選択回路， 22はパイプライン,23はBI処理部， 24は同一アドレス検出回路（DET）， 24′はアドレス比較回路， をそれぞれ示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−195375（ＪＰ，Ａ) 特開 昭54−4543（ＪＰ，Ａ) 特開 昭56−13576（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の処理装置と接続し、該処理装置か
ら、主記憶装置の一定長領域に対するアクセスごとに個
別に発行されるアクセス要求を受け付け、該アクセス要
求を順次パイプライン式処理回路（22）に投入して、各
該アクセス要求に従う主記憶装置に対するアクセス動作
を順次実行する主記憶制御装置であり、 所要の各該処理装置がバッファを有し、各該バッファに
該主記憶装置に保持する所要のデータの複写を、所定長
のブロックを単位として保持している場合に、該主記憶
装置の内容を書き替える該アクセス要求を実行する場合
には、該バッファの当該アクセス要求による書き替え先
領域に対応する該ブロックを無効化するように、該ブロ
ックのアドレスを無効化アドレスとして、通知する手段
（23）を有する該主記憶制御装置において、 該パイプライン式処理回路（22）中で連続して処理され
る各２個の該書き替えアクセス要求について、前の該ア
クセス要求による該無効化アドレスと後の該アクセス要
求による該無効化アドレスとを比較して、該無効化アド
レスが一致する場合に、該後のアクセス要求の該無効化
アドレスの通知の発行を抑止する手段（24）を設けたこ
とを特徴とするバッファメモリ無効化アドレス生成方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043404A JPH071487B2 (ja) | 1985-03-05 | 1985-03-05 | バッファメモリ無効化アドレス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043404A JPH071487B2 (ja) | 1985-03-05 | 1985-03-05 | バッファメモリ無効化アドレス生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221845A JPS61221845A (ja) | 1986-10-02 |
| JPH071487B2 true JPH071487B2 (ja) | 1995-01-11 |
Family
ID=12662824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043404A Expired - Fee Related JPH071487B2 (ja) | 1985-03-05 | 1985-03-05 | バッファメモリ無効化アドレス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071487B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677706B2 (ja) * | 1990-10-19 | 1997-11-17 | 富士通株式会社 | メモリアクセス制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927994B2 (ja) * | 1977-06-13 | 1984-07-10 | 三菱電機株式会社 | コンピユ−タシステム |
| JPS5613576A (en) * | 1979-07-11 | 1981-02-09 | Fujitsu Ltd | Memory access control system |
| JPS57195375A (en) * | 1981-05-27 | 1982-12-01 | Mitsubishi Electric Corp | Channel controller |
-
1985
- 1985-03-05 JP JP60043404A patent/JPH071487B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61221845A (ja) | 1986-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |