JPH07153950A

JPH07153950A - 半導体装置の製造方法

Info

Publication number: JPH07153950A
Application number: JP5300451A
Authority: JP
Inventors: Shuichi Saito; 修一齋藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】微細デバイスに対応でき、ｐＭＯＳ及びｎＭＯ
Ｓ形成領域で同じ膜厚を有するシリサイド層を持つサリ
サイド構造の半導体装置を製造する。【構成】通常のＭＯＳプロセスを用いて、ゲート酸
化膜５２、ゲート電極５３、サイドウオール５４を形成
後、Ｃｏ膜５５を堆積する。その後、数ｋｅＶ以下の低
電圧のプラズマ形成イオンを用いてドーピングし、６０
０℃で熱処理を行ってＣoＳi₂を形成し、次いで、未反
応Ｃoを除去する。さらに８００−９００℃で熱処理を
行い、Ｐ+ 拡散層５８及びＮ+ 拡散層５９を形成する。
半導体装置の微細構造に対応するシャロージャンクショ
ンの形成に際して、シリサイドＣoＳi₂の膜厚が不純物
の種類によらず同じに形成でき、また、ジャンクション
特性の低下が生じない。金属層を２種類の金属の混合層
又は２層構造にすることにより、自然酸化膜の影響が除
かれ、上記効果が更によく得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ＭＯＳＦＥＴのソース・ドレイン領域を
シリサイド化した半導体装置の製造方法に関するもので
ある。

【０００２】

【従来の技術】ロジック系のＣＭＯＳ半導体デバイス
に、サリサイド構造を採用する例が増加している。ＭＯ
ＳＦＥＴのサリサイド構造では、不純物導入による拡散
層形成工程とシリサイド層形成工程の順序の前後によっ
て、ＭＯＳＦＥＴの特性が大きく異なる。不純物を先に
導入する方法は「先打ち法」と呼ばれ、シリサイド層を
先に形成する方法は「後打ち法」と呼ばれている。ま
ず、これらの方法を採用する従来技術について説明す
る。

【０００３】図９（ａ）〜（ｃ）は夫々、上記先打ち法
を採用する第１の従来技術における各工程段階毎のＣＭ
ＯＳ半導体装置の断面図である。シリコン基板１の主面
に、素子分離用のフィールド酸化膜２を形成する。次
に、ゲート酸化膜３を形成した後に、ポリシリコン膜を
堆積し、これをパターニングすることによりゲート電極
４を形成する。次いで、酸化膜を堆積してこれをエッチ
バックすることにより、ゲート電極４の側部にサイドウ
オール５を形成する。次に、ｐ−ｃｈＭＯＳ（ｐＭＯ
Ｓ）形成領域をレジストで覆い、ｎ−ｃｈＭＯＳ（ｎＭ
ＯＳ）のソース・ドレイン領域にヒ素をイオン注入して
ｎ+ 拡散層６を形成する。

【０００４】その後、逆にｎＭＯＳ形成領域をレジスト
で覆い、ｐＭＯＳのソース・ドレイン領域にＢＦ₂等を
用いてボロンを導入し、ｐ+ 拡散層７を形成する。次い
で、熱処理を行って拡散層を活性化し、その後、シリコ
ン基板１主面側の全面にＴi膜８を堆積する。次いで、
ランプアニールによりシリサイドＴiＳi₂を形成し、酸
化膜２、５上の余剰Ｔiをエッチングにより除去する。
その後さらにランプアニールにより高温の熱処理を行
い、Ｃ５４タイプのＴiＳi₂を形成する。これにより、
Ｔi−シリサイド（ｐ+ ）９及びＴi−シリサイド（ｎ
+）１０が形成される。

【０００５】図１０（ａ）及び（ｂ）は夫々、後打ち法
を採用する第２の従来技術における工程段階毎の半導体
装置の断面図である。シリコン基板１１上にゲート酸化
膜１２を形成した後に、ポリシリコン膜を堆積し、これ
をパターニングしてゲート電極１３を形成する。その
後、Ｔi又はＭo等の金属膜１４を堆積し、次いで、ｎＭ
ＯＳ形成領域にはヒ素注入を行ない、またｐＭＯＳ形成
領域にはＳi+注入とそれに引き続きのＢ+注入とを行
い、ｎＭＯＳ及びｐＭＯＳのソース・ドレイン領域を夫
々形成する。

【０００６】上記イオン注入の際に、各イオンの飛程が
金属層１４とシリコン基板１１との界面に一致するよう
にイオン注入のエネルギーを設定する。これによってイ
オン注入時に、金属原子とシリコン原子とが相互にミキ
シングを行い、シリサイド層が形成される。その後、余
剰金属層をエッチングし、高温で熱処理を行ってさらに
シリサイド層１５の形成を促進する。この熱処理によ
り、不純物も活性化されるために、拡散層１６も同時に
形成される。

【０００７】図１１（ａ）及び（ｂ）は、図１０（ｂ）
のＡ−Ａ’断面における不純物プロファイルを、ｎＭＯ
Ｓ及びｐＭＯＳの夫々について示す。同図に見られるよ
うに、イオン注入をシリサイド層１５とシリコン基板１
１との界面に向けて行うので、不純物Ａs及びＢのピー
クは夫々の界面に位置している。このため、シリサイド
層１５と拡散層１６とのコンタクト抵抗が低減できるこ
とになる。また、イオンミキシングを効果的に行うため
にもイオン注入は界面に向けて行う必要がある。

【０００８】第２の従来技術の変形例として別の後打ち
法がある。この方法では、シリサイド層を形成した後に
イオン注入を行って拡散層を形成する。この場合、不純
物イオンをシリサイド層と基板シリコンとの界面に向け
てイオン注入する。これにより、先に示した第１の従来
技術の例とは異なり、ｐＭＯＳ形成領域及びｎＭＯＳ形
成領域間で同一の膜厚のシリサイド層が形成され、また
図１１（ａ）及び（ｂ）に示したと同様な不純物プロフ
ァイルが得られる。

【０００９】図１２は、後打ち法を採用する第３の従来
技術の方法で形成されるソース・ドレイン領域のシリサ
イド構造の断面を示す。この構造は、例えば、特開昭６
２−６２５５５号公報に記載されている。シリコン基板
２１の主面上に素子分離用の酸化膜２２を形成し、次い
で、ゲート酸化膜２３を形成した後に、ゲート電極２４
を形成する。次に、ｎＭＯＳ形成領域の基板上にタング
ステンを、またｐＭＯＳ形成領域の基板上にチタンを夫
々堆積する。その後、熱処理を行ってタングステン及び
チタンの各シリサイド層２７、２８を形成し、余剰金属
を除去した後に、不純物をイオン注入する。ｎＭＯＳ形
成領域ではヒ素をＷ−シリサイド２８中にイオン注入
し、またｐＭＯＳ形成領域ではボロンをＴi−シリサイ
ド２７及びその直下のシリコン基板２１に同時にイオン
注入する。

【００１０】次いで、更に熱処理を行ってｎ+ 拡散層２
６及びｐ+ 拡散層２５を形成する。この時、例えば、Ｔ
i−シリサイド層２８の膜厚は１００ｎｍであり、ボロ
ンは３０ＫｅＶでドーズ量１Ｅ１５cm^-2を注入する。ま
た、Ｗ−シリサイド層の膜厚は１２０ｎｍであり、ヒ素
は１５０ＫｅＶでドーズ量１Ｅ１６cm^-2を注入する。そ
の後の熱処理は例えば１０００℃で２０秒間行う。

【００１１】

【発明が解決しようとする課題】図９に示した第１の従
来技術の先打ち法では、シリサイド層９、１０を拡散層
７、６上に形成するため、シリサイド反応が拡散層濃度
及びその種類に強く依存する。例えば、ヒ素の拡散層６
上ではＴi−シリサイドが形成されるシリサイド反応は
抑制され、一方、ボロンの拡散層７上ではその反応速度
に大きな遅れは見られない。従って、同じ熱処理条件に
おいても、ヒ素の拡散層６上とボロンの拡散層７上とで
は、形成されるシリサイド層９、１０の膜厚が相互に異
なるという問題がある。

【００１２】図１０に示した第二の従来技術の後打ち法
では、金属層１４を堆積した後のイオン注入により、そ
のミキシング効果でシリサイド層１５を形成する。この
シリサイド層の膜厚はイオン注入におけるドーズ量で決
定されるので、ｐＭＯＳ及びｎＭＯＳ形成領域間でシリ
サイド層の膜厚を相互に同じにできる。また、シリサイ
ドを形成した後にイオン注入する後打ち法の場合でも、
不純物の存在しない状態でシリサイド層を形成するため
に、シリサイド層の膜厚をｎＭＯＳ及びｐＭＯＳ形成領
域間で相互に同じにできる。従って、第一の従来技術に
存在する問題点は解決できる。

【００１３】ところが、金属層又はシリサイド層と基板
との界面に向けてイオン注入を行うために、金属原子が
ノックオン効果により基板領域にはじき出され、このは
じき出された金属原子が拡散層のジャンクション特性を
悪化させるという問題がある。その結果を１例として図
１１（ｃ）に示した。ジャンクションに逆方向電圧を印
加した場合にリークする電流が大きく、また、金属層が
シリサイド化していない場合に較べ、シリサイド層が存
在する場合にはリーク電流が特に大きいことが理解でき
る。このように、後打ちの方法では、ジャンクションの
リーク特性に問題が生ずる。

【００１４】図１２に示した第３の従来技術の後打ち法
では、ｎＭＯＳ形成領域については、薄いシリサイド層
を用いてもそのシリサイド中にヒ素を導入できる。これ
は、ヒ素の質量が大きく、その飛程が小さいためであ
る。従って、第２の従来技術で述べたようなジャンクシ
ョン特性の低下の問題は、このｎＭＯＳ形成領域では生
じない。また、ｐＭＯＳ形成領域では、イオン注入にボ
ロンを用いており、ボロンの質量が小さいことから、従
来、ボロンのノックオン効果によるジャンクション特性
の低下の問題は生じなかった。

【００１５】ところが、高集積化及び低消費電力化の要
請に従ってデバイスが現在以上に微細化かつ低電圧化さ
れると、リーク電流をさらに減少させる必要があり、質
量が小さなボロン元素によるノックオン効果の影響も無
視できない問題となり得る。さらに、上記第３の従来技
術では、タングステンシリサイド層を形成した後に、こ
のシリサイド層中にヒ素をイオン注入し、そこからヒ素
を基板シリコン中へ拡散させている。しかし、通常の方
法でタングステンを堆積し、これに熱処理を行ってシリ
サイド化させると、形成されたシリサイド層と基板シリ
コンとの界面に酸化膜が部分的に残る。この酸化膜がヒ
素の拡散を抑制するために、不純物拡散量の不均一性が
発生する懸念があり、安定な特性の再現性が問題とな
る。

【００１６】本発明の目的は、以上のような問題を解決
し、特に微細構造の半導体装置における、浅いジャンク
ションを有するＭＯＳＦＥＴのサリサイド構造につい
て、安定な特性を実現するための半導体の製造方法を提
供することである。

【００１７】

【課題を解決するための手段】前記目的を達成するため
に、本発明の半導体装置製造方法は、シリコン基板の少
なくともＭＯＳトランジスター形成領域の全面に金属又
は金属シリサイド層から成る導電層を形成する工程と、
前記全面に形成された導電層内に選択的に、最大加速電
圧が約５ｋＶ以下のイオンを用いて不純物を導入する工
程と、前記不純物を熱処理により前記導電層から基板内
に拡散する工程とを含むことを特徴とする。

【００１８】本発明の半導体装置の製造方法の原理につ
いて、その好適な実施態様を例として説明する。この製
造方法は、特に微細なＭＯＳ型半導体装置の製造におい
て、質量が極めて小さな不純物イオンについてもそのノ
ックオン効果を防止するために適用される。まず、不純
物の導入されていないシリコン基板のＭＯＳＦＥＴ形成
領域の全面に、薄い金属膜あるいはシリサイド層から成
る導電層を形成する。その後、これらの金属膜あるいは
シリサイド層中にのみ不純物を導入する。この時、通常
のイオン注入法を用いると、一般に質量が小さなｐ型不
純物は、薄い金属膜あるいはシリサイド層には数ＫＶ以
下でイオン注入しなければならないが、このような注入
条件では通常のイオン注入装置の場合には装置の安定性
及び大電流化が困難であるために、その実用化が困難で
ある。

【００１９】そこで本発明の好適な態様では、数ＫＶの
電圧が印加されたプラズマから取り出した不純物イオン
をこれら金属層又はシリサイド層から成る導電層中に導
入することとした。この時、安定に不純物を導入でき、
特に数十ｎｍ以下の浅い領域に、１０²¹cm^-3以上の高濃
度の不純物を導入できることから、この方法は極めて有
用である。また、このとき、シリコン基板のＭＯＳＦＥ
Ｔ形成領域の全面には金属層又はシリサイド層が堆積し
ているために、プラズマによるダメージも生じない。更
に、不純物導入時に不純物が金属層又はシリサイド層中
にのみ導入されるために、金属原子のシリコン基板中へ
のノックオンは生じないために、ジャンクション特性を
劣化させることもない。なお、プラズマにより形成され
るイオン注入に代えて、イオン選別をしない低電圧のイ
オン注入法を採用することも出来る。

【００２０】ところで、従来方法で採用される、シリコ
ン基板上に単に金属膜を堆積し、あるいは、その後に熱
処理を行ってシリサイド層を形成する工程を採用する
と、金属層又はシリサイド層とシリコン基板との間に自
然酸化膜が形成される。この自然酸化膜は熱処理時に部
分的に破れるが、このような界面に存在する酸化膜ある
いは酸素の影響で不純物の拡散状態が大きく影響され
る。この影響を低減するために、本発明の更に好適な態
様では、例えばシリコン基板上にまず、酸素と反応し易
い金属１を堆積し、さらにその上に実際に配線として使
用するための金属２を堆積し、熱処理時に金属相互の拡
散をさせる。これにより、シリコン基板上に金属２のシ
リサイドを形成し、その上に金属１のシリサイドを形成
し、界面の酸素を除去することとする。その後、金属膜
又はシリサイド層中に導入された不純物は、再現性良
く、かつばらつきもない状態でシリコン基板中に拡散で
きる。導電層は、金属又は金属シリサイド層を２層以上
の積層構造とすることに代えて、２種以上の金属の混合
層を用いることも出来る。

【００２１】

【作用】ＭＯＳＦＥＴ形成領域の全面に形成された導電
層に不純物を導入する不純物導入工程を、最大加速電圧
が約５ｋＶ以下のイオンを用いたピングとして行うこと
により、微細化されたＭＯＳＦＥＴの浅いジャンクショ
ンにおいても、質量の小さなイオンを導電層内にのみイ
オン注入することが出来るので、イオンによる金属原子
のはじき出しの問題が生じず、特に微細構造の半導体装
置においても、そのジャンクション特性の低下が防止で
きる。特に、導電膜を構成する金属膜の膜厚が約４０ｎ
ｍ以下、或いは、導電膜を構成するシリサイド層の厚み
が約８０ｎｍ以下のときにも、金属イオンのはじき出し
が生じず、本発明を採用する利点が大きい。

【００２２】導電層を構成する金属膜を２層以上に形成
すること、或いは、導電層を構成する金属膜を２種類以
上の混合層として形成し、その金属を適当に選定する
と、自然酸化膜の影響を小さく抑え、導電層から基板に
導入される不純物のプロファイルを更に良好とし、且つ
再現性よく形成することが出来る。

【００２３】

【実施例】以下、本発明の好適な実施例について更に説
明する。図１（ａ）は、本発明方法を実施するために採
用された、プラズマを用いる不純物導入装置の構成図を
示す。シリコン基板から成り、金属酸化膜又はシリサイ
ド層がＭＯＳＦＥＴ形成領域の全面に形成された試料４
１を平行平板型の下部電極４３に設置し、上部電極４２
及び下部電極４３間に所定波形の電圧を印加する。同図
（ｂ）に、電源４４からこの上部及び下部電極間に印加
された電圧波形４５を示した。電圧波形４５は、波高値
±Ｖの正極性及び負極性のパルスが、周期ｔ_Cで発生す
るパルス列である。この波形４５は、試料４１が帯電性
の場合に効果的であり、試料４１が導電性の場合には、
単に直流電圧を印加するのみでよい。反応室内に、ガス
系４６からＢ₂Ｈ₆ガスを導入し、ボロンをイオン化す
る。電圧波形４５のような電源電圧を用いた場合には、
その電圧値が＋Ｖの時点でボロンが試料４１中に導入さ
れる。

【００２４】図２に、本発明の効果を確認するために、
イオンドーピング装置として使用した別のイオン導入装
置の構成を示した。この装置では、イオン源４７にガス
系５０からＢ₂Ｈ₆を導入し、これをイオン化する。この
時イオンとしてはＢ+ 及びＨ+ が発生する。これらのイ
オンをグリッド電極４８により加速する。この時イオン
の質量分離を行っていないので、全てのイオンが加速さ
れる。加速されたイオンが試料４９中に全て導入され
る。従って、装置的には従来のイオン注入装置に較べて
簡単であり、かつ低電圧にしてもイオンの通路が極めて
短いために安定である。

【００２５】本発明の効果を確認するために、不純物導
入装置として構成した上記２種類の装置を用いた。その
結果、本発明の半導体装置の製造方法により良好な特性
の半導体装置が得られた。以下、特に第１図の装置で本
発明方法を実施した例について記述する。

【００２６】図３（ａ）及び（ｂ）は夫々、本発明の第
１の実施例の方法で作成した半導体デバイスの各工程段
階毎の断面図である。シリコン基板５０上に酸化膜５１
を形成した後に、７ｎｍの膜厚のゲート酸化膜５２を形
成した。その後、ポリシリコンを堆積し、これをパター
ニングしてゲート電極５３を形成した。次いで、酸化膜
を堆積し、これをエッチバックすることでサイドウオー
ル５４を形成した。ここまでは通常のＭＯＳ形成プロセ
スで作成した。この時、ＭＯＳＦＥＴのチャネル長は
０．１−０．４μｍを採用した。次に、全面にＣｏ膜５
５を２０ｎｍ堆積した。一般に、Ｃｏは特にシリコン基
板上の酸化膜に強く影響を受けるので、試料をまずＨＦ
系の液で洗浄して酸化膜を除去した後に、窒素雰囲気中
に保管し、スパッター装置内に導入した。その後、試料
表面をスパッタリング法によってエッチングした。

【００２７】次に、上記試料を第１図（ａ）の平行平板
型のプラズマ発生装置内に導入し、ｐＭＯＳ形成領域に
はドーピングイオン５６としてボロン又はヒ素を用いた
ドーピングを行なった。ボロンの場合の導入条件は、加
速電圧が２ｋＶ、Ｂ₂Ｈ₆濃度が５０００ｐｐｍ、サイク
ル時間ｔｃが５秒として行った。加速電圧としては今回
２ｋＶを用いたが、加速電圧が高い方がドーピング効率
はよい。しかし、加速電圧が５ｋＶを越えると、ドーピ
ング直後の不純物が奥深く入り込むので、シャロージャ
ンクションの形成には不向きである。一方、ｎＭＯＳ形
成領域に対しては、ドーピングイオン５６としてリンを
使用してドーピングした。リンの場合の導入条件は、加
速電圧が２ｋＶ、ＰＨ₃濃度が５０００ppm、サイクル時
間ｔｃが７秒として行った。

【００２８】上記ドーピングでは、ｎＭＯＳ形成領域の
ドーピング時にはｐＭＯＳ形成領域をマスクで覆い、逆
にｐＭＯＳ形成領域のドーピング時にはｎＭＯＳ形成領
域をマスクで覆った。次に、６００℃で熱処理を行い、
シリコン基板５０と接しているＣｏ膜５５部分について
シリサイド化を行った。この時、ｐＭＯＳ形成領域及び
ｎＭＯＳ形成領域のいづれでも、Ｃｏ膜５５の全てが熱
反応によりＣoＳi₂膜に変えられていた。即ち、Ｃｏ膜
中にドーピングされた不純物の種類によらず、形成され
るシリサイド層の膜厚は同じであった。引続き、酸化膜
５１、５４上の未反応Ｃｏ膜を除去した。

【００２９】次に、さらに高温で熱処理を行い、ＣoＳi
₂膜の結晶性を改善すると共に、導入した不純物をシリ
コン基板中に拡散させた。この時の熱処理条件として
は、８００−９００℃で３０分、あるいは１０００℃で
１０−３０秒を採用した。その後、層間膜を４００ｎｍ
堆積し、レジスト塗布、露光、現像工程を経てコンタク
ト孔を開口し、その後配線層を形成し、得られたＭＯＳ
ＦＥＴの特性を評価した。

【００３０】図４（ａ）は、Ｃｏ膜にボロン不純物を導
入した直後の図３（ａ）のＡ−Ａ’断面のボロン分布
を、同図（ｂ）は８５０℃での熱処理後の図３（ｂ）の
Ｂ−Ｂ’断面のボロン分布を、また同図（ｃ）は８５０
℃の熱処理後の図３（ｂ）のＣ−Ｃ’断面のリン分布を
それぞれ示す。図４（ａ）から、ドーピング工程ではＣ
ｏ膜中にのみボロンが導入され、かつその濃度が１０²¹
cm^-3以上であることが理解できる。その後、低温でのＣ
oＳi²形成時にはボロンはまだほとんどシリコン基板中
へは拡散していない。

【００３１】引続き行われる高温の熱処理により、同図
（ｂ）に示すように、ボロンはシリコン基板中に拡散し
ている。ジャンクションの位置としては、シリサイド表
面から約６４ｎｍに形成されており、極めて浅いジャン
クションが形成されている。また、このジャンクション
特性を調べたところ、ボロンを通常のイオン注入法でＣ
ｏ膜界面に導入した試料と比較すると、リーク電流が約
１桁程度低減されており、本発明方法の効果が確認され
た。一方、ｎＭＯＳ形成領域にリンをドーピングした場
合、図４（ｃ）に示すように、ジャンクションの深さと
してはシリサイド表面から約６０ｎｍであり、ｐＭＯＳ
形成領域のジャンクションの深さと大差はなく、またリ
ーク電流も充分に小さくジャンクション特性の良好なこ
とが確認された。更に、プラズマによるダメージは、ボ
ロン及びリンの導入の何れについても特にみられなかっ
た。

【００３２】上記実施例の方法では、Ｃｏ堆積前のシリ
コン基板上の自然酸化膜を十分注意しながら除去し、ま
たその時のダメージも除去しているために、シリコン基
板中への不純物の拡散やそのジャンクション特性に特に
問題はなかった。従って、自然酸化膜の除去及びその後
の酸化を抑制する経済的な技術を確立することにより、
再現性の高い量産が可能である。

【００３３】上記第１の実施例では、金属膜堆積前のシ
リコン基板表面の自然酸化膜の除去に注意を払いながら
試料作製を行った。次に説明する本発明の第２の実施例
は、この自然酸化膜による影響を除去し、不純物の拡散
を再現性良く行うことが出来る方法である。図５（ａ）
〜（ｃ）は、この第２の実施例の方法を示すための各工
程段階毎の半導体装置の断面図である。シリコン基板６
０上に素子分離のためのフィールド酸化膜６１を形成し
た後に、ゲート酸化膜６２を８０ｎｍ形成し、次いで、
ゲート電極６３を形成した。この時チャネル長として
０．１５−０．５μｍを採用した。

【００３４】次いで、試料全面に酸化膜を堆積後、エッ
チバックを行ってサイドウオール６４を形成した。次
に、試料全面にＴi膜６５を１０ｎｍ、Ｃｏ膜６６を２
０ｎｍ、Ｔi膜６７を１０ｎｍ順次に堆積した（図５
（ａ））。引続き、この状態で図１のイオン導入装置を
用いて、不純物を導入した。この時、不純物は試料表面
から減少する分布をしているが、Ｃｏ膜６６の中に導入
されたイオンの量は他の２層のＴ_i膜６５、６７に導入
されたイオン量の合計よりも多かった。

【００３５】次に、６００−７００℃で１０−３０秒間
ランプアニールを行い、引続き、試料表面のＴiＮ膜及
び未反応のＴi膜を除去した。これにより、シリコン基
板６０上にはＣoＳi₂が形成され、さらにその表面に薄
いＴi−Ｃo−Ｓi混合層６９が形成されていた（図５
（ｂ））。この段階ではまだ、大部分の不純物はシリコ
ン基板６０中には拡散していなかった。次に、不純物を
シリコン基板６０中に拡散するため、８００−９００℃
で１０−６０秒間、試料をランプアニールした。これに
より拡散層７０が形成された（図５（ｃ））。

【００３６】その後、層間膜形成、コンタクト開口及び
配線層形成の各工程を行い、得られたＭＯＳＦＥＴの特
性を評価した。図６に、このＭＯＳＦＥＴの図５（ｃ）
における拡散層の断面の不純物プロファイルを示す。同
図に示されたように、Ｔi−Ｃo−Ｓi層６９の表面から
約０．１μｍの深さに接合ができていたが、シリコン基
板表面からは約０．０９μｍであった。これより、リー
ク電流等デバイス特性に特に問題のないことが確認され
た。従って、本実施例の方法を用いることにより、特に
シリコン基板上の自然酸化膜の除去に注意を払わなくと
も、再現性良くシリコン基板中に不純物を導入できるこ
とが確認された。

【００３７】また、第２の実施例方法で、Ｔi膜６７を
形成後、直ちに不純物導入を行ったが、不純物の導入は
６００−７００℃の熱処理後に、即ち、Ｔi−Ｃo−Ｓi
膜６９を形成した後に行っても良い。ただし、この場
合、Ｔi−Ｃo−Ｓiの混合層が厚く、且つＴiの量が多い
と、不純物とＴiとの間で反応が生ずるので、不純物が
効率的にシリコン基板中に導入されないことがあり、注
意が必要である。

【００３８】図７（ａ）及び（ｂ）は夫々、本発明の半
導体装置の製造方法の第３の実施例を示すための半導体
装置の工程段階毎の断面図である。デバイス作製プロセ
スは第２の実施例とほぼ同じである。ゲート電極６３を
形成した後に、混合金属層７１を堆積する。この金属層
としては、ＣoとＴiが２対１の割合で混合されたものを
用いた。膜形成に際して、この割合の合金のターゲット
を用い、スパッタリング法により堆積した。この時の膜
厚は３０ｎｍとした。次に、プラズマを用いて不純物を
導入した。その条件は、第１の実施例と同じである。

【００３９】次に、６００−７００℃で１０−６０秒間
熱処理を行い、ＣoＳi₂層７２及びＴi−Ｃo層７３を形
成した。図８（ａ）及び（ｂ）に、この熱処理前後での
各元素の分布を示した。双方の図を比較することによ
り、熱処理による元素の動作が理解できる。同図（ａ）
に、熱処理前には、ＣoとＴiの割合が２対１であるこ
と、シリコン基板表面に酸化膜による酸素が存在するこ
とが示されている。同図（ｂ）に、熱処理後にこの酸素
がＴi膜中に取り込まれ、ＴiとＣoの相互拡散により、
シリコン基板上にはＣoＳi₂が形成され、表面にはＴi、
酸素及びＳｉの混合層が形成されることが示されてい
る。

【００４０】上記のように、酸素との反応性が強いＴi
等の金属を中間層として用いることにより、シリコン基
板上の酸素の除去が可能であり、従って、特にその界面
制御を必要としない。この段階では、不純物はまだシリ
コン基板中に拡散しておらず、その後、不純物をシリコ
ン基板中に拡散するために、８００−１０００℃で１０
−６０秒間の熱処理を行った。これにより図７に示す拡
散層７４が形成された。この場合、シリコン基板６０上
の酸化膜が確実に除去されており、従って不純物の拡散
が再現性良く行われ、ドーピング深さ及びドーピング量
の再現性が高いことが確認された。引続き、層間膜形
成、コンタクト開口及び配線層形成を行い、ＭＯＳＦＥ
Ｔを作製した。ＭＯＳＦＥＴのリーク電流を評価した結
果、不純物ドーピングに伴う増加はなく、良好な特性が
得られた。

【００４１】上記各実施例では、いづれも不純物をまず
金属層中に導入し、その後の熱処理でこの金属層をシリ
サイド化する方法を示した。しかし、これに代えて、金
属層中に不純物を導入することなく直ちにシリサイド化
し、所望の膜厚のシリサイドを形成した後にそのシリサ
イド層に不純物を導入し、そこからシリコン基板中に不
純物を拡散しても良い。しかし、この方法では、シリサ
イド層の膜厚が厚い場合には、不純物が十分にシリコン
基板中へ導入されないため、その点の注意が必要であ
る。従って、シリサイドの膜厚が特に薄いことが要求さ
れる浅いジャンクションを有する微細デバイスに対して
は、本発明方法が特に有効である。

【００４２】上記各実施例により、プラズマを用いたド
ーピングあるいはイオンドーピングをシリサイド層又は
金属層に対して行う方法が、将来の微細デバイスにも充
分に対応できるサリサイド構造、即ち、ｐＭＯＳ及びｎ
ＭＯＳ形成領域の双方で同じ膜厚を有するシリサイド層
を持つ浅い接合を有するサリサイド構造の形成が可能で
あることが確認できた。それは通常のイオン注入とは異
なり、イオンの加速電圧が５ＫＶ以下と小さいこと、低
電圧でも装置が安定であることから、不純物を金属層又
はそのシリサイドから成る導電層中にのみ導入できた。
また、その導電層から不純物を基板中へ導入しているた
めに、イオンのノックオン効果によるジャンクションの
劣化がないことが確認された。

【００４３】第３の実施例により、金属層を２層以上の
構造又は混合層とすることで、基板表面の酸化膜が良好
に除去できることから、良好なジャンクションが再現性
良く形成ができることが確認できた。また、この時、不
純物導入前にシリサイド形成を行う、あるいは、金属層
中に不純物を導入した後にシリサイド反応を行うことに
より、特に不純物の影響を良好に排除できることも確認
できた。従って、従来問題となっていたｐＭＯＳ形成領
域及びｎＭＯＳ形成領域の双方でシリサイド層の膜厚が
異なる問題を解決することが出来た。

【００４４】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、浅い拡散層を有するＭＯＳＦＥ
Ｔについて、その拡散層の厚みを各ＭＯＳ形成領域間で
均一化することが容易であると共に、そのジャンクショ
ン特性の低下を再現性よく防止できるので、微細構造の
半導体装置を歩留り良く製造できるという効果を奏す
る。

【００４５】また、２層構造又は混合層として構成する
金属層を形成する構成を採用すれば、自然酸化膜の形成
による影響が低減できるので、上記効果が更に高められ
る。

【図面の簡単な説明】

【図１】（ａ）は、本発明の実施例の半導体装置の製造
方法を実施するための、プラズマイオンを利用した不純
物ドーピング装置、（ｂ）は電源電圧波形。

【図２】本発明の実施例の半導体装置の製造方法を実施
するための別の不純物ドーピング装置。

【図３】（ａ）及び（ｂ）は夫々、本発明の第１の実施
例方法で製造された半導体装置の工程段階毎の断面図。

【図４】（ａ）〜（ｃ）は夫々、図３のＡ−Ａ’、Ｂ−
Ｂ’、及びＣ−Ｃ’断面の不純物プロファイル。

【図５】（ａ）〜（ｃ）は夫々、本発明の第２の実施例
方法で製造された半導体装置の工程段階毎の断面図。

【図６】図５の半導体装置における不純物プロファイ
ル。

【図７】（ａ）及び（ｂ）は夫々、本発明の第３の実施
例方法で製造された半導体装置の工程段階毎の断面図。

【図８】（ａ）及び（ｂ）は夫々、図７の半導体装置に
おける不純物プロファイル。

【図９】（ａ）〜（ｃ）は夫々、第１の従来技術の半導
体装置の製造方法を示す工程段階毎の半導体装置の断面
図。

【図１０】（ａ）及び（ｂ）は夫々、第２の従来技術の
半導体装置の製造方法を示す工程段階毎の断面図。

【図１１】（ａ）及び（ｂ）は夫々図１０の半導体装置
の不純物プロファイル、（ｃ）は製造された半導体装置
のジャンクション特性を示すグラフ。

【図１２】（ａ）及び（ｂ）は夫々、第３の従来技術の
半導体装置の製造方法を示す工程段階毎の断面図。

【符号の説明】

１、１１、２１、５０、６０シリコン基板２、２２、５１、６１フィールド酸化膜３、１２、２３、５２、６２ゲート酸化膜４、１３、２４、５３、６３ゲート電極５、５４、６４サイドウオール６、２６、５９ｎ⁺拡散層７、２９、５８ｐ⁺拡散層８、６５、６７Ｔi（ｐ⁺）９Ｔi−シリサイド（ｎ⁺）１０Ｔi−シリサイド（ｐ⁺）１４金属膜１５シリサイド層１６、７０、７４拡散層２５ｐ⁺拡散層２７、３０Ｔi−シリサイド２８、３１Ｗ−シリサイド４１、４９試料４２上部電極４３下部電極４４電源４５電源波形４６、５０ガス系４７イオン源４８グリッド電極５５、６６Ｃｏ５６ドーピングイオン５７、６８、７２ＣoＳi₂ ６９Ｔi−Ｃo−Ｓi ７１混合金属層７３Ｔi−Ｃo層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8238 27/092

Claims

【特許請求の範囲】

【請求項１】シリコン基板の少なくともＭＯＳトラン
ジスター形成領域の全面に金属又は金属シリサイド層か
ら成る導電層を形成する工程と、前記全面に形成された
導電層内に選択的に、最大加速電圧が約５ｋＶ以下のイ
オンを用いて不純物を導入する工程と、前記不純物を熱
処理により前記導電層から基板内に拡散する工程とを含
むことを特徴とする半導体装置の製造方法。
【請求項２】前記不純物導入工程で導入される不純物
がプラズマ形成のイオンである、請求項１に記載の半導
体装置の製造方法。
【請求項３】前記不純物導入工程がイオン選別をしな
いで行われる、請求項１又は２に記載の半導体装置の製
造方法。
【請求項４】前記不純物導入工程が、ｎＭＯＳ形成領
域及びｐＭＯＳ形成領域の双方において夫々行なわれ
る、請求項１乃至３の一に記載の半導体装置の製造方
法。
【請求項５】前記導電層が、約４０ｎｍ以下の膜厚の
金属層又は約８０ｎｍ以下の膜厚の金属シリサイド層で
ある、請求項１乃至４の一に記載の半導体装置の製造方
法。
【請求項６】前記導電層が２層以上の積層構造であ
る、請求項１及至５の一に記載の半導体装置の製造方
法。
【請求項７】前記導電層が２種以上の金属の混合層で
ある、請求項１及至５の一に記載の半導体装置の製造方
法。