JPH11224863A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11224863A
JPH11224863A JP10023304A JP2330498A JPH11224863A JP H11224863 A JPH11224863 A JP H11224863A JP 10023304 A JP10023304 A JP 10023304A JP 2330498 A JP2330498 A JP 2330498A JP H11224863 A JPH11224863 A JP H11224863A
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Abstract

(57)【要約】 【課題】 コンタクト層として用いたシリサイド層のコ
ンタクト抵抗の増加を抑制する。 【解決手段】 ｐチャネル型ＭＯＳトランジスタ２のｐ
+型ソース領域５及びｐ+型ドレイン領域６に、及びｎチ
ャネル型ＭＯＳトランジスタ３のｎ+型ソース領域２５
及びｎ+型ドレイン領域２６に、それぞれＣｏ−Ｓｉ−
Ｔｉ合金層からなるＳｉリッチシリサイド層１２、３２
を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、より詳しくは、ソース/ドレイン
等の半導体領域に直接接するコンタクト層として（シリ
コンと金属元素との金属間化合物である）シリサイド層
を用いる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているメ
モリやマイクロプロセッサ等のＬＳＩ（Large-scale in
tegrated circuit）は、集積度の向上につれて個々の素
子の寸法は益々微細化されてきている。また、素子を構
成する半導体領域の深さも浅く形成されつつあり、さら
に、各半導体領域に対してコンタクトを形成する場合
に、層間絶縁膜に設けるコンタクトホールのサイズも制
限されてきている。
【０００３】一例として、ＭＯＳ（Metal Oxide Semico
nductor）型トランジスタで構成される最近のＬＳＩで
は、ソース領域及びドレイン領域からなる半導体領域に
コンタクトを形成する場合に、層間絶縁膜に設けるコン
タクトホールのサイズは、略０．４μｍ（直径）以下の
微細値に設計されている。コンタクトホールがこのよう
に微細化されてくると、コンタクトホール内に付着性良
く形成できる上層配線層の材料の種類は限られてくるよ
うになり、Ｗ（タングステン）はそのような目的に適用
できる優れた配線材料の一種として知られている。
【０００４】ここで、半導体領域にコンタクトを形成す
る場合に、その半導体領域に直接に配線材料であるタン
グステンを付着すると、半導体領域とタングステンとが
反応してコンタクト性が悪化するので、これを防止する
ために両者間にバリア層として作用する高融点金属層を
介在させることが行われている。その高融点金属膜とし
ては、一般にバリア性に優れたＴｉ／ＴｉＮからなる二
層膜が用いられて、Ｔｉ（チタン）が半導体領域側とな
るように、かつＴｉＮ（ニッケルチタン）がタングステ
ン側となるように形成されている。タングステンはＴｉ
Ｎに付着し易いという性質を有している。
【０００５】また、浅い半導体領域にコンタクトを形成
する場合、コンタクト抵抗の増加が問題になる。コンタ
クト抵抗の増加を抑制するには、半導体領域の表面にＳ
ｉ化合物であるＣｏ−Ｓｉ合金（ＣｏＳｉ2）層等のシ
リサイド層を形成すると効果的であることが知られてい
る。
【０００６】次に、コンタクト抵抗が増加したときの不
具合について説明する。図２０は、ＬＳＩを構成するＭ
ＯＳ型トランジスタの電極部分の概略図を示している。
同図において、１０１はＳｉ基板、１０２はソース領
域、１０３はドレイン領域、１０４はチャネル領域、１
０５はゲート酸化膜、１０６はサイドウォール酸化膜、
１０７はゲート電極、１０８は層間絶縁膜、１０９はコ
ンタクトホール、１１０はＴｉ／ＴｉＮの二層膜からな
るバリア層、１１１はタングステンからなる配線層、１
１２はＡｌ系金属からなる上層配線層である。
【０００７】ここで、ＭＯＳ型トランジスタがオンして
いるときの電流経路に寄生される抵抗を各成分ごとに分
けると、次のように示すことができる。 Ｒｃ：コンタクトホールの内部の抵抗（この場合、タン
グステンの抵抗で、コンタクトホールの直径の二乗に反
比例） Ｒｘ：バリア層とシリサイド層との接触抵抗（コンタク
トホールの直径の二乗に反比例） Ｒｓ：シリサイド層の抵抗 Ｒｍｓ：シリサイド層とソース及びドレイン領域との接
触抵抗 Ｒｃｈ：チャネル抵抗 ここで、ＭＯＳ型トランジスタがオンしたときの全抵抗
Ｒｔは、式（１）で示される。 Ｒｔ＝２Ｒｃ＋２Ｒｘ＋２Ｒｓ＋２Ｒｍｓ＋Ｒｃｈ…（１） コンタクト抵抗Ｒｃｏは、式（２）で示される。 Ｒｃｏ＝Ｒｃ＋Ｒｘ …（２）
【０００８】同図において、ＬＳＩの集積度の向上につ
れてＭＯＳ型トランジスタの寸法が微細化してくると、
特に、Ｒｘは、コンタクトホールの径の二乗に反比例し
て急増するようになるため、（２）式に基づいて、コン
タクト抵抗Ｒｃｏが増加してくる。これに伴って、
（１）式に基づいて、全抵抗Ｒｔが増加するようになる
ため、オン電流が減少してくるので、ＬＳＩ全体の動作
速度が低下してくるという不具合が生ずるようになる。
これは、オン電流の減少により次段の素子（トランジス
タ）に供給される電荷の供給量が減少するためである。
【０００９】コンタクト抵抗の増加を抑制するために、
半導体領域にＣｏ−Ｓｉ合金層からなるシリサイド層を
形成した半導体装置が、例えば特開平７−７８７８８号
公報に開示されている。同じく、「A Robust 0.15μm C
MOS Technology with CoSi2Salicide and Shallow Tren
ch Isolation」 H.Kawaguchi et al、 1997 Syposiumon V
LSI Technology Digest of Technical Papers 9B-4 (19
97) pp.125-126、に開示されている。
【００１０】図２１は、上記公報記載の半導体装置の一
例を示している。半導体基板２００に形成されたソース
・ドレイン領域である下層導体領域２０２と、この下層
導体領域２０２を被覆しゲート電極２２０上の絶縁層２
０４Ａ、２０４Ｂ上に形成された上層配線層２０６との
間は、接続孔（中間導体層）２０８によって電気的に接
続されている。接続孔２０８は、下層導体領域２０２の
表面に形成された単結晶ＣｏＳｉ2（Ｃｏ−Ｓｉ合金）
層２１０と、絶縁層２０４Ａ、２０４Ｂに形成されたコ
ンタクトホール２１２に堆積された（埋め込まれた）配
線材料としてのタングステン層２１４と、両層２１０、
２１４間に形成された単結晶ＴｉＮ層２１６とから構成
されている。ここで、単結晶ＴｉＮ層２１６は、下層導
体領域２０２とタングステン層２１４との間の反応を抑
制するバリア層として作用する。上層配線層２０６下に
は、下からＴｉ／ＴｉＯＮの二層膜からなるバリア層２
１８が形成されている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記公
報等に記載の従来技術では、コンタクト層として用いた
Ｃｏ−Ｓｉ合金層からなるシリサイド層が、コンタクト
抵抗（Ｒｘ）の増加を抑制する役割を十分に担わないと
いう問題がある。この理由としては、Ｃｏ−Ｓｉ合金層
における、あるいはＣｏ−Ｓｉ合金層とこの上に形成さ
れているバリア層の成分であるＴｉとが反応して形成さ
れるＣｏ−Ｓｉ−Ｔｉ合金層における、Ｓｉの含有量が
少ないことがあげられる。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、コンタクト層として用いたシリサイド層のコン
タクト抵抗の増加を抑制することを可能にする半導体装
置及びその製造方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、基板の上に形成された半導
体領域に直接接するコンタクト層としてシリサイド層が
形成されてなる半導体装置に係り、上記シリサイド層
は、コンタクト抵抗を著しく減少させる程度の量のＳｉ
を含んだＳｉリッチの状態になっていることを特徴とし
ている。
【００１４】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記Ｓｉリッチシリサイド層上
に、上記半導体領域と上層配線層との反応を防止するバ
リア層が形成されていることを特徴としている。
【００１５】また、請求項３記載の発明は、請求項１又
は２記載の半導体装置に係り、上記Ｓｉリッチシリサイ
ド層が、上記半導体領域の表面に選択的に形成されてい
ることを特徴としている。
【００１６】また、請求項４記載の発明は、請求項１乃
至３のいずれか１に記載の半導体装置に係り、上記Ｓｉ
リッチシリサイド層が、Ｃｏ−Ｓｉ−Ｔｉ合金層からな
ることを特徴としている。
【００１７】また、請求項５記載の発明は、請求項２乃
至４のいずれか１に記載の半導体装置に係り、上記バリ
ア層が、Ｔｉ層を含んでいることを特徴としている。
【００１８】また、請求項６記載の発明は、請求項２乃
至５のいずれか１に記載の半導体装置に係り、上層配線
層が、タングステン層からなることを特徴としている。
【００１９】また、請求項７記載の発明は、請求項５又
は６記載の半導体装置に係り、上記バリア層が、Ｔｉ／
ＴｉＮの二層膜からなることを特徴としている。
【００２０】また、請求項８記載の発明は、請求項１乃
至７のいずれか１に記載の半導体装置に係り、直径０．
１〜０．２７μｍのコンタクトホール内にＳｉをイオン
打ち込みすることで、上記Ｓｉリッチなシリサイド層が
形成されていることを特徴としている。
【００２１】また、請求項９記載の発明は、請求項５記
載の半導体装置を製造するための方法に係り、基板の上
に選択的に所望の導電型の半導体領域を形成する半導体
領域形成工程と、上記半導体領域の全面にＣｏ−Ｓｉ合
金層を形成するＣｏ−Ｓｉ合金層形成工程と、上記Ｃｏ
−Ｓｉ合金層の全面に、又はその一部にＳｉを導入する
Ｓｉ導入工程と、上記Ｃｏ−Ｓｉ合金層の一部にＴｉを
含んだ層を形成するＴｉ含有層形成工程と、上記基板を
熱処理して、上記Ｓｉを上記Ｃｏ−Ｓｉ合金層及び上記
Ｔｉ含有層と反応させて、コンタクト抵抗を著しく減少
させる程度の量のＳｉを含んだＳｉリッチシリサイド層
を形成するＳｉリッチシリサイド層形成工程と、を含む
ことを特徴としている。
【００２２】また、請求項１０記載の発明は、請求項９
記載の半導体装置を製造するための方法に係り、上記Ｓ
ｉ導入工程におけるＳｉの導入を、イオン打ち込み法あ
るいはエピタキシャル成長法により行うことを特徴とし
ている。
【００２３】また、請求項１１記載の発明は、請求項１
０記載の半導体装置を製造するための方法に係り、上記
Ｓｉ導入工程におけるＳｉの導入を、ドーズ量２×１０
15ｃｍ-2〜８×１０15ｃｍ-2でイオン打ち込みすること
を特徴としている。
【００２４】また、請求項１２記載の発明は、請求項９
乃至１１のいずれか１に記載の半導体装置を製造するた
めの方法に係り、上記Ｓｉ導入工程の前、あるいは後
に、上記Ｃｏ−Ｓｉ合金層の一部にＴｉを導入するＴｉ
導入工程と、を含むことを特徴としている。
【００２５】また、請求項１３記載の発明は、請求項１
２記載の半導体装置を製造するための方法に係り、上記
Ｔｉ導入工程におけるＴｉの導入を、イオン打ち込み法
により行うことを特徴としている。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置を示す
断面図である。この例の半導体装置は、同図に示すよう
に、コンプレメンタリＭＯＳＩＣ構成の半導体装置に係
り、例えばｐ型の単結晶シリコンからなる半導体基板１
の上に、素子間分離酸化膜１９を介して形成された、ｐ
チャネル型ＭＯＳトランジスタ２とｎチャネル型ＭＯＳ
トランジスタ３とから構成され、これらの表面は層間絶
縁膜２０によって覆われている。
【００２７】ｐチャネル型ＭＯＳトランジスタ２では、
半導体基板１の上に形成されたｎ型ウエル４にｐ+型ソ
ース領域５及びｐ+型ドレイン領域６が形成されてい
て、両領域５、６間のチャネル領域７の表面には、厚さ
２〜５ｎｍのゲート酸化膜８を介して、厚さ１００〜３
００ｎｍの多結晶Ｓｉからなるゲート電極９が形成され
ている。ゲート電極９上にはＣｏ−Ｓｉ合金層からなる
シリサイド層１０が形成され、また、ゲート電極９の側
面は、厚さ５０〜２００ｎｍのサイドウォール酸化膜１
１で覆われている。ｐ+型ソース領域５及びｐ+型ドレイ
ン領域６には隣接してｐ-型ＬＤＤ（Lightly Doped Dra
in）領域２１が形成されている。
【００２８】ｐ+型ソース領域５及びｐ+型ドレイン領域
６の全面には、Ｃｏ−Ｓｉ合金層からなるシリサイド層
１０が形成され、このシリサイド層１０には選択的にＣ
ｏ−Ｓｉ−Ｔｉ合金層からなるＳｉリッチシリサイド層
１２が形成されている。このＳｉリッチシリサイド層１
２は、コンタクト抵抗を著しく減少させる程度の量のＳ
ｉを含んだＳｉリッチな状態になっている。
【００２９】層間絶縁膜２０の上記シリサイド層１２が
形成されている領域にはコンタクトホール１３が設けら
れていて、このコンタクトホール１３の側面及び底面に
はシリサイド層１２に接続されるように、Ｔｉ（厚さ略
５０ｎｍ）／ＴｉＮ（厚さ略５０ｎｍ）からなる二層膜
のバリア層１４が、Ｔｉがシリサイド層１２側となるよ
うに形成されている。また、コンタクトホール１３内に
はバリア層１４に接続されるようにタングステンからな
る配線層１５が形成されている。
【００３０】配線層１５上には、バリア層１４に接続さ
れるように、ＴｉＮ（厚さ略５０ｎｍ）からなるバリア
層１６が接続され、このバリア層１６にはＡｌＣｕ等か
らなる上層配線層１７が形成されている。この上層配線
層１７には、厚さ２００〜５００ｎｍの膜厚のＴｉＮか
らなる反射防止膜１８が形成されている。この反射防止
膜１８は製造プロセスの段階で必要なものであるが、最
終的にそのまま残されている。
【００３１】一方、ｎチャネル型ＭＯＳトランジスタ３
は、半導体基板１に形成されたｐ+型ウエル２４にｎ+型
ソース領域２５及びｎ+型ドレイン領域２６が形成され
ていて、両領域２５、２６間のチャネル領域２７の表面
には、厚さ２〜５ｎｍのゲート酸化膜２８を介して、厚
さ１００〜３００ｎｍの多結晶Ｓｉからなるゲート電極
２９が形成されている。ゲート電極２９上にはＣｏ−Ｓ
ｉ合金層からなるシリサイド層３０が形成され、また、
ゲート電極２９の側面は、厚さ５０〜２００ｎｍのサイ
ドウォール酸化膜３１で覆われている。ｎ+型ソース領
域２５及びｎ+型ドレイン領域２６には隣接してｎ-型Ｌ
ＤＤ領域２２が形成されている。
【００３２】ｎ+型ソース領域２５及びｎ+型ドレイン領
域２６の全面には、Ｃｏ−Ｓｉ合金層からなるシリサイ
ド層３０が形成されていて、このシリサイド層３０には
選択的にＣｏ−Ｓｉ−Ｔｉ合金層からなるＳｉリッチシ
リサイド層３２が形成されている。このＳｉリッチシリ
サイド層３２は、コンタクト抵抗を著しく減少させる程
度の量のＳｉを含んだＳｉリッチな状態になっている。
【００３３】層間絶縁膜２０の上記シリサイド層３２が
形成されている領域にはコンタクトホール３３が設けら
れていて、このコンタクトホール３３の側面及び底面に
はＳｉリッチシリサイド層３２に接続されるように、Ｔ
ｉ（厚さ略５０ｎｍ）／ＴｉＮ（厚さ略５０ｎｍ）から
なる二層膜のバリア層３４が、Ｔｉがシリサイド層３２
側となるように形成されている。また、コンタクトホー
ル３３内にはバリア層３４に接続されるようにタングス
テンからなる配線層３５が形成されている。
【００３４】配線層３５上にはバリア層３４に接続され
るように、ＴｉＮ（厚さ略５０ｎｍ）からなるバリア層
３６が接続され、このバリア層３６にはＡｌＣｕ等から
なる上層配線層３７が形成されている。この上層配線層
３７には、厚さ２００〜５００ｎｍのＴｉＮからなる反
射防止膜３８が形成されている。この反射防止膜３８
は、製造プロセスにおけるフォトリソグラフィ工程の事
情で必要なものであるが、最終的にそのまま残されてい
る。
【００３５】ここで、ｐチャネル型ＭＯＳトランジスタ
２のＳｉリッチシリサイド層１２、及びｎチャネル型Ｍ
ＯＳトランジスタ３のＳｉリッチシリサイド層３２が、
直径略０．２μｍのコンタクトホール内に形成された場
合には、Ｓｉリッチシリサイド層１２，３２内には、ド
ーズ量略５×１０15ｃｍ-2のＳｉが含まれている。
【００３６】図２は、ｎチャネル型ＭＯＳトランジスタ
３のｎ+型ソース領域２５及びｎ+型ドレイン領域２６に
形成した、Ｓｉリッチシリサイド層３２によるコンタク
ト抵抗の減少効果を説明する特性図で、縦軸は両領域２
５、２６上のコンタクト抵抗を示し、横軸はコンタクト
ホールサイズ（直径μｍ）を示している。同図で、曲線
ａは、Ｓｉリッチシリサイド層３２を形成した場合の特
性を示し、曲線ｂは、Ｓｉリッチシリサイド層３２を形
成しない場合の特性を示している。なお、曲線ａは、Ｓ
ｉリッチな状態にするために、加速エネルギー５ｋｅ
Ｖ、ドーズ量５×１０15ｃｍ-2の条件でＳｉをイオン打
ち込み（Ｉ／Ｉ：ion implantation）した場合について
示している。
【００３７】図３は、図２の特性図を基に、コンタクト
ホールサイズを直径略０．２μｍに特定した場合の特性
図を示しており、縦軸はコンタクト抵抗を、横軸はイオ
ン打ち込みの条件（加速エネルギー及びドーズ量）を示
している。図２及び図３から明らかなように、直径略
０．２μｍのコンタクトホールに、略５×１０15ｃｍ-2
のドーズ量でＳｉをイオン注入することで、Ｓｉリッチ
シリサイド層を形成するようにすれば、コンタクト抵抗
を１５〜１７Ωに減少できる。また、図２から明らかな
ように、コンタクトホールサイズを直径略０．２７μｍ
以下に微細化した場合でも、この例の方法により、Ｓｉ
リッチシリサイド層を形成すれば、コンタクト抵抗を著
しく減少できる。
【００３８】なお、図２及び図３の特性図は、ｎチャネ
ル型ＭＯＳトランジスタ３のｎ+型ソース領域２５及び
ｎ+型ドレイン領域２６にＳｉリッチシリサイド層３２
を形成した例で説明したが、同様にして、ｐチャネル型
ＭＯＳトランジスタ２のｐ+型ソース領域５及びｐ+型ド
レイン領域６にＳｉリッチシリサイド層１２を形成した
場合にも、コンタクト抵抗を減少させることが可能であ
る。
【００３９】このように、この実施例の構成によれば、
ｐチャネル型ＭＯＳトランジスタ２のｐ+型ソース領域
５及びｐ+型ドレイン領域６に、及びｎチャネル型ＭＯ
Ｓトランジスタ３のｎ+型ソース領域２５及びｎ+型ドレ
イン領域２６に、それぞれＣｏ−Ｓｉ−Ｔｉ合金層から
なるＳｉリッチシリサイド層１２、３２を形成するよう
にしたので、各シリサイド層１２、３２に含まれるＳｉ
の量をリッチな状態にすることができるため、各シリサ
イド層１２、３２にコンタクト抵抗の増加を抑制する役
割を十分に担わせることができる。したがって、コンタ
クト層として用いたシリサイド層のコンタクト抵抗の増
加を抑制することができ、オン電流の減少を防止できる
ため、半導体装置の動作速度が向上する。
【００４０】◇第２実施例 図４乃至図１４は、この発明の第２実施例である半導体
装置の製造方法を工程順に示す工程図である。以下、第
１実施例の半導体装置を製造する方法について工程順に
説明する。まず、図４に示すように、例えばｐ型の単結
晶シリコンからなる半導体基板１を用いて、周知の部分
酸化技術を適用して、ＭＯＳトランジスタを形成する領
域を絶縁するための素子間分離酸化膜１９を形成する。
次に、図５に示すように、半導体基板１のｎチャネル型
ＭＯＳトランジスタを形成する領域をフォトレジスト４
０でマスクした状態で、ｐチャネル型ＭＯＳトランジス
タを形成する領域に、矢印のように燐（Ｐ）、砒素（Ａ
ｓ）等のｎ型不純物をイオン打ち込みして、ｎ型ウエル
４を形成する。次に、図６に示すように、半導体基板１
のｐチャネル型ＭＯＳトランジスタを形成する領域をフ
ォトレジスト４０でマスクした状態で、ｎチャネル型Ｍ
ＯＳトランジスタを形成する領域に、矢印のように硼素
（Ｂ）等のｐ型不純物をイオン打ち込みして、ｐ型ウエ
ル２４を形成する。
【００４１】次に、図７に示すように、半導体基板１を
熱酸化処理して、素子間分離酸化膜１９により囲まれた
領域に厚さ２〜５ｎｍのゲート酸化膜８、２８を形成す
る。続いて、ゲート酸化膜８、２８上にＣＶＤ(Chemica
l Vapor Deposition)法等により厚さ１００〜３００ｎ
ｍの多結晶Ｓｉ膜を形成した後、フォトリソグラフィ法
により不要部を除去してゲート電極９、２９を形成す
る。次に、図８に示すように、半導体基板１のｐチャネ
ル型ＭＯＳトランジスタを形成する領域にＢＦ2等の不
純物源を用いてボロンを、加速エネルギー３〜７ｋｅ
Ｖ、ドーズ量５×１０13〜１×１０14ｃｍ-2の条件で矢
印のようにイオン打ち込みして、ｎ型ウエル４にｐ-型
ＬＤＤ領域２１を形成する。
【００４２】続いて、半導体基板１のｎチャネル型ＭＯ
Ｓトランジスタを形成する領域にＡｓを、加速エネルギ
ー１０〜２０ｋｅＶ、ドーズ量１×１０14〜１×１０15
ｃｍ-2の条件で矢印のようにイオン打ち込みしてｐ型ウ
エル２４にｎ-型ＬＤＤ領域２２を形成する。これらｐ-
型ＬＤＤ領域２１及びｎ-型ＬＤＤ領域２２の形成は、
上記のようなフォトレジストマスク４０を用いることに
より、２回の工程で順次形成できる。次に、図９に示す
ように、半導体基板１上にＣＶＤ法等により厚さ５０〜
２００nmの酸化膜を形成した後、エッチバック法により
不要部を除去して、ゲート電極９、２９の側面にサイド
ウォール酸化膜１１、３１を形成する。
【００４３】次に、図１０に示すように、ｐチャネル型
ＭＯＳトランジスタを形成する領域に、ＢＦ2等の不純
物源を用いてボロンを、加速エネルギー１０〜４０ｋｅ
Ｖ、ドーズ量１×１０15〜６×１０15ｃｍ-2の条件で、
矢印のようにイオン打ち込みする。続いて、ｎチャネル
型ＭＯＳトランジスタを形成する領域にＡｓを、加速エ
ネルギー２０〜７０ｋｅＶ、ドーズ量１×１０15〜６×
１０15ｃｍ-2の条件で矢印のようにイオン打ち込みす
る。次に、半導体基板１をＮ2の雰囲気で、９００〜１
１００℃で５〜３０秒間アニール処理して、上記のよう
にイオン打ち込みしたボロン、Ａｓを引き延ばし拡散し
て、ｐ+型ソース領域５及びｐ+型ドレイン領域６、ｎ+
型ソース領域２５及びｎ+型ドレイン領域２６を形成す
る。
【００４４】次に、図１１に示すように、ｐ+型ソース
領域５及びｐ+型ドレイン領域６の全面に、及びｎ+型ソ
ース領域２５及びｎ+型ドレイン領域２６の全面に、さ
らに、ゲート電極９、２９上に、それぞれＣｏ−Ｓｉ合
金層からなるシリサイド層１０、３０を形成する。これ
には、まず、半導体基板１をフッ酸により前処理した
後、その全面にスパッタ法により厚さ５〜２０ｎｍのＣ
ｏを形成する。
【００４５】次に、Ｎ2の雰囲気で、６００〜７００℃
で１０〜６０秒間アニール処理することにより、Ｃｏと
Ｓｉとが反応してＣｏ−Ｓｉ合金層からなるシリサイド
層１０、３０が形成される。次に、半導体基板１をＨ2
ＳＯ4（硫酸）とＨ2Ｏ2（過酸化水素）との混合液で処
理して、余剰のＣｏを除去した後、再び、Ｎ2の雰囲気
で、７５０〜９００℃で５〜２０秒間アニール処理する
ことにより、完全なＣｏ−Ｓｉ合金層からなるシリサイ
ド層１０、３０が形成される。
【００４６】次に、図１２に示すように、半導体基板１
の全面にＳｉを、加速エネルギー１〜２０ｋｅＶ、ドー
ズ量５×１０14〜７×１０15ｃｍ-2の条件で矢印のよう
にイオン打ち込みする。次に、図１３に示すように、ｐ
+型ソース領域５及びｐ+型ドレイン領域６の全面のＣｏ
−Ｓｉ合金層からなるシリサイド層１０の一部に、及び
ｎ+型ソース領域２５及びｎ+型ドレイン領域２６の全面
のＣｏ−Ｓｉ合金層からなるシリサイド層３０の一部に
Ｃｏ−Ｓｉ−Ｔｉ合金層からなるＳｉリッチシリサイド
層１２、３２を形成する。
【００４７】これには、まず、半導体基板１の全面にＣ
ＶＤ法等により層間絶縁膜２０を形成した後、フォトリ
ソグラフィ法によりその一部を除去して、シリサイド層
１０、３０の一部を露出するようにコンタクトホール１
３、３３を開口する。次に、コンタクトホール１３、３
３を含む層間絶縁膜２０上に、厚さ略５００ÅのＴｉ及
び厚さ略５００ÅのＴｉＮをスパッタ法により順次に形
成して、Ｔｉ／ＴｉＮからなる二層膜のバリア層１４、
３４を、Ｔｉが下側となるように形成する。次に、Ｎ2
の雰囲気で、６５０〜８５０℃で１０〜６０秒間アニー
ル処理することにより、上記のようにイオン打ち込みさ
れたＳｉが、Ｃｏ−Ｓｉ合金層からなるシリサイド層１
０、３０及びＴｉ／ＴｉＮからなる二重膜のバリア層１
４、３４のＴｉと反応して、Ｃｏ−Ｓｉ−Ｔｉ合金層か
らなるシリサイド層１２、３２が形成される。
【００４８】次に、図１４に示すように、コンタクトホ
ール１３、３３内にバリア層１４、３４に接続されるよ
うにタングステンからなる配線層１５、３５を形成す
る。これには、まず、六フッ化タングステン（ＷＦ6）
を不純物源に用いて、ＣＶＤ法により基板温度４００〜
５００℃で、コンタクトホール１３、３３を含むバリア
層１４、３４上にタングステンを形成する。続いて、Ｃ
ＭＰ(Chemical Mechanical Polishing)法により、層間
絶縁膜２０上のバリア層１４、３４及びタングステンを
除去して平坦化する。これによって、コンタクトホール
１３、３３内にのみタングステンからなる配線層１５、
３５が形成される。
【００４９】次に、同図に示すように、層間絶縁膜２０
の全面に、厚さ略５０ｎｍのＴｉＮ層１６ａ、厚さ４０
０〜６００ｎｍのＡｌＣｕ層１７ａ、厚さ２０〜５０ｎ
ｍのＴｉＮ層１８ａを順次に、スパッタ法で形成する。
続いて、反応性イオンエッチングを利用したフォトリソ
グラフィ法により、パターニングすることによって、図
１に示したような半導体装置が製造される。なお、Ｔｉ
Ｎ層１８ａはフォトリソグラフィ法における露光時にＡ
ｌＣｕ層１７ａから光が反射してパターニングの精度が
低下するのを防止するための、反射防止膜として用いら
れている。
【００５０】このように、この実施例の構成によれば、
ｐチャネル型ＭＯＳトランジスタ２のｐ+型ソース領域
５及びｐ+型ドレイン領域６に、及びｎチャネル型ＭＯ
Ｓトランジスタ３のｎ+型ソース領域２５及びｎ+型ドレ
イン領域２６にコンタクトを形成する場合、各領域５、
６、２５、２６の全面にＣｏ−Ｓｉ合金層からなるシリ
サイド層１０、３０を形成した後、このシリサイド層１
０、３０の全面に予めＳｉをイオン打ち込みし、次にＴ
ｉ／ＴｉＮからなる二重膜のバリア層１４、３４を形成
した後にアニール処理を施して、ＳｉをＣｏ−Ｓｉ合金
層及びＴｉと反応させてＳｉリッチシリサイド層１２、
３２を形成するので、簡単な方法で第１実施例の半導体
装置を製造できる。すなわち、従来行われている工程
に、図１２のＳｉをイオン打ち込みする工程を追加する
だけで、他の工程を追加する必要はないので、製造が簡
単となる。
【００５１】◇第３実施例 図１５は、この発明の第３実施例である半導体装置の製
造方法を示す工程図である。この第３実施例の半導体装
置の製造方法の構成が、上述の第２実施例のそれと大き
く異なるところは、図１２の工程のＳｉの全面イオン打
ち込み法に代えて、Ｓｉのエピタキシャル選択成長法を
行うようにした点である。すなわち、同図に示すよう
に、不純物源としてＳｉ2Ｈ6を用いて、流量１〜２０SC
CM(standard cubic centimeter per minute)、気圧１×
１０-2Torr以下、温度６００〜７５０℃、時間１〜６０
分、の条件でエピタキシャル成長処理を行って、Ｃｏ−
Ｓｉ合金層からなるシリサイド層１０、３０の全面に、
Ｓｉ層４１を選択成長させる。この後、図１３及び図１
４の工程と略同一の工程を実施することで、図１の半導
体装置を製造する。なお、上記以外の点では、上述の第
２実施例と略同様であるので、図１５において、それと
同一の各部には、同一の符号を付してその説明を省略す
る。このように、この例の構成によっても、第２実施例
において述べたのと略同様の効果を得ることができる。
【００５２】◇第４実施例 図１６及び図１７は、この発明の第４実施例である半導
体装置の製造方法を示す工程図である。この第４実施例
の半導体装置の製造方法の構成が、上述の第２実施例の
それと大きく異なるところは、図１２の工程のＳｉの全
面イオン打ち込み法に代えて、Ｓｉの部分的イオン打ち
込み法を行うようにした点である。すなわち、図１６に
示すように、半導体基板１の全面にＣＶＤ法等により層
間絶縁膜２０を形成した後、フォトリソグラフィ法によ
りその一部を除去して、シリサイド層１０、３０の一部
を露出するようにコンタクトホール１３、３３を開口す
る。
【００５３】次に、図１７に示すように、半導体基板１
にＳｉを、加速エネルギー１〜２０ｋｅＶ、ドーズ量５
×１０14〜７×１０15ｃｍ-2の条件で矢印のようにイオ
ン打ち込みする。これにより、Ｓｉはコンタクトホール
１３、３３を通じてシリサイド層１０、３０の一部に打
ち込まれる。以下は、図１３及び図１４の工程と同一の
工程を実施することにより、図１の半導体装置を製造す
る。
【００５４】このように、この例の構成によっても、第
２実施例において述べたのと略同様の効果を得ることが
できる。加えて、この実施例によれば、Ｓｉリッチシリ
サイド層１２、３２は、コンタクトホール１３、３３の
底面位置に選択的に形成され、しかもコンタクトホール
１３、３３の形成時のエッチングによってアモスファス
状になっているので、そのシリサイド層１２、３２の形
成が容易になる。
【００５５】◇第５実施例 図１８は、この発明の第５実施例である半導体装置の製
造方法を示す工程図である。この第５実施例の半導体装
置の製造方法の構成が、上述の第３実施例のそれと大き
く異なるところは、図１５の工程のＳｉのエピタキシャ
ル選択成長法を、コンタクトホールの形成後に行うよう
に変えた点である。すなわち、図１６に示すように、半
導体基板１の全面にＣＶＤ法等により層間絶縁膜２０を
形成して、コンタクトホール１３、３３を開口した後、
図１８に示すように、不純物源としてＳｉ2Ｈ6を用い
て、流量１〜２０SCCM、気圧１×１０-2Torr以下、温度
６００〜７５０℃、時間１〜６０分、の条件でエピタキ
シャル成長処理を行って、Ｃｏ−Ｓｉ合金層からなるシ
リサイド層１０、３０の一部に選択的に、Ｓｉ層４１を
選択成長させる。以下は、図１３及び図１４の工程と同
一の工程を実施することにより、図１の半導体装置を製
造する。
【００５６】このように、この例の構成によっても、第
３実施例及び第４実施例において述べたのと略同様の効
果を得ることができる。
【００５７】◇第６実施例 図１９は、この発明の第６実施例である半導体装置の製
造方法を示す工程図である。この第６実施例の半導体装
置の製造方法の構成が、上述の第４実施例のそれと大き
く異なるところは、図１７の工程のＳｉの部分的イオン
打ち込み前に、Ｔｉの部分的イオン打ち込み行う点であ
る。すなわち、図１６に示すように、半導体基板１の全
面にＣＶＤ法等により層間絶縁膜２０を形成して、コン
タクトホール１３、３３を開口した後、図１９に示すよ
うに、半導体基板１にＴｉを、加速エネルギー１〜３０
ｋｅＶ、ドーズ量１×１０14〜１×１０15ｃｍ-2の条件
で矢印のようにイオン打ち込みする。これにより、Ｔｉ
はコンタクトホール１３、３３を通じてシリサイド層１
０、３０の一部に打ち込まれる。Ｔｉのイオン打ち込み
により、シリサイド層１０、３０のＣｏ−Ｓｉ合金層の
表面はアモルファス状になっているので、後のＳｉリッ
チシリサイド層（Ｃｏ−Ｓｉ−Ｔｉ合金層）１２、３２
の形成が容易となる。
【００５８】続いて、Ｓｉを、加速エネルギー１〜２０
ｋｅＶ、ドーズ量５×１０14〜７×１０15ｃｍ-2の条件
で矢印のようにイオン打ち込みする。これにより、Ｓｉ
はＴｉと同様に、コンタクトホール１３、３３を通じて
シリサイド層１０、３０の一部に打ち込まれる。以下
は、図１３及び図１４の工程と同一の工程を実施するこ
とにより、図１の半導体装置を製造する。
【００５９】このように、この例の構成によっても、第
４実施例において述べたのと略同様の効果を得ることが
できる。
【００６０】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、Ｓｉリ
ッチシリサイド層の構成成分はＣｏ−Ｓｉ−Ｔｉ合金層
において、Ｓｉ以外をタングステン等の他の成分に置き
換えることができる。また、配線材料として用いたタン
グステンはＡｌ系金属等の他の材料に置き換えることも
可能である。また、基板は、半導体基板に限定されな
い。
【００６１】また、上述の実施例では、この発明をＭＯ
Ｓ型半導体装置に適用する場合について述べたが、これ
に限らず、コンタクト層としてシリサイド層を用いるも
のであれば、バイポーラ型半導体装置等の他の半導体装
置にも適用できる。また、第６実施例において、Ｔｉの
イオン打ち込みはＳｉのイオン打ち込みの後に行うよう
にしてもよい。また、各種不純物のイオン打ち込みの条
件、熱処理の条件等は必要に応じて、変更が可能であ
る。
【００６２】また、上述の実施例においては、直径略
０．２μｍのコンタクトホール内に、略５×１０15ｃｍ
-2のドーズ量でＳｉをイオン注入することで、Ｓｉリッ
チシリサイド層を形成する場合について述べたが、これ
に限らず、直径０．１〜０．２７μｍの範囲のコンタク
トホール内であれば、２×１０15ｃｍ-2〜８×１０15ｃ
ｍ-2の範囲のドーズ量でＳｉをイオン注入するようにし
ても、上記したと略同様の効果を得ることができる。
【００６３】
【発明の効果】以上説明したように、この発明の構成に
よれば、コンタクト層としてシリサイド層を用いる場
合、コンタクト抵抗を著しく減少させる程度の量のＳｉ
を含んだＳｉリッチシリサイド層を形成するようにした
ので、コンタクト抵抗の増加を抑制することが可能にな
る。したがって、オン電流の減少を防止できるため、半
導体装置の動作速度を向上させることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置を示す
断面図ある。
【図２】同半導体装置のコンタクト抵抗の減少効果を説
明するもので、コンタクト抵抗とコンタクトホールサイ
ズとの関係を示す特性図である。
【図３】同半導体装置のコンタクト抵抗の減少効果を説
明するもので、コンタクト抵抗とＳｉイオン打ち込み条
件との関係を示す特性図である。
【図４】この発明の第２実施例である半導体装置の製造
方法を示す工程図である。
【図５】同半導体装置の製造方法を示す工程図である。
【図６】同半導体装置の製造方法を示す工程図である。
【図７】同半導体装置の製造方法を示す工程図である。
【図８】同半導体装置の製造方法を示す工程図である。
【図９】同半導体装置の製造方法を示す工程図である。
【図１０】同半導体装置の製造方法を示す工程図であ
る。
【図１１】同半導体装置の製造方法を示す工程図であ
る。
【図１２】同半導体装置の製造方法を示す工程図であ
る。
【図１３】同半導体装置の製造方法を示す工程図であ
る。
【図１４】同半導体装置の製造方法を示す工程図であ
る。
【図１５】この発明の第３実施例である半導体装置の製
造方法を示す工程図である。
【図１６】この発明の第４実施例である半導体装置の製
造方法を示す工程図である。
【図１７】同半導体装置の製造方法を示す工程図であ
る。
【図１８】この発明の第５実施例である半導体装置の製
造方法を示す工程図である。
【図１９】この発明の第６実施例である半導体装置の製
造方法を示す工程図である。
【図２０】従来技術の問題点を説明するための図で、半
導体装置のコンタクト抵抗が増加したときの不具合につ
いて説明する概略図である。
【図２１】従来の半導体装置を示す断面図である。
【符号の説明】
１ 半導体基板 ２ ｐチャネル型ＭＯＳトランジスタ ３ ｎチャネル型ＭＯＳトランジスタ ４ ｎ型ウエル ５、２５ ソース領域 ６、２６ ドレイン領域 ７、２７ チャネル領域 ８、２８ ゲート酸化膜 ９、２９ ゲート電極 １０、３０ シリサイド層（Ｃｏ−Ｓｉ合金層） １１、３１ サイドウォール酸化膜 １２、３２ Ｓｉリッチシリサイド層（Ｃｏ−Ｓｉ−Ｔ
ｉ合金層） １３、３３ コンタクトホール １４、３４ バリア層（Ｔｉ／ＴｉＮ） １５、３５ 配線層（タングステン） １６、３６ バリア層（ＴｉＮ） １６ａ ＴｉＮ層 １７、３７ 上層配線層 １７ａ ＡｌＣｕ層 １８、３８ 反射防止膜（ＴｉＮ） １８ａ ＴｉＮ層 １９ 素子間分離酸化膜 ２０ 層間絶縁膜 ２１ ｐ−型ＬＤＤ領域 ２２ ｎ−型ＬＤＤ領域 ２４ ｐ型ウエル ４０ フォトレジスト ４１ Ｓｉ層

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 基板の上に形成された半導体領域に直接
    接するコンタクト層としてシリサイド層が形成されてな
    る半導体装置であって、 前記シリサイド層は、コンタクト抵抗を著しく減少させ
    る程度の量のＳｉを含んだＳｉリッチの状態になってい
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記Ｓｉリッチシリサイド層上に、前記
    半導体領域と上層配線層との反応を防止するバリア層が
    形成されていることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記Ｓｉリッチシリサイド層は、前記半
    導体領域の表面に選択的に形成されていることを特徴と
    する請求項１又は２記載の半導体装置。
  4. 【請求項４】 前記Ｓｉリッチシリサイド層は、Ｃｏ−
    Ｓｉ−Ｔｉ合金層からなることを特徴とする請求項１乃
    至３のいずれか１に記載の半導体装置。
  5. 【請求項５】 前記バリア層は、Ｔｉ層を含んでいるこ
    とを特徴とする請求項２乃至４のいずれか１に記載の半
    導体装置。
  6. 【請求項６】 前記上層配線層は、タングステン層から
    なることを特徴とする請求項２乃至５のいずれか１に記
    載の半導体装置。
  7. 【請求項７】 前記バリア層は、Ｔｉ／ＴｉＮの二層膜
    からなることを特徴とする請求項５又は６記載の半導体
    装置。
  8. 【請求項８】 直径０．１〜０．２７μｍのコンタクト
    ホール内にＳｉをイオン打ち込みすることで、前記Ｓｉ
    リッチなシリサイド層が形成されていることを特徴とす
    る請求項１乃至６のいずれか１に記載の半導体装置。
  9. 【請求項９】 請求項５記載の半導体装置の製造方法で
    あって、 基板の上に選択的に所望の導電型の半導体領域を形成す
    る半導体領域形成工程と、前記半導体領域の全面にＣｏ
    −Ｓｉ合金層を形成するＣｏ−Ｓｉ合金層形成工程と、
    前記Ｃｏ−Ｓｉ合金層の全面に、又はその一部にＳｉを
    導入するＳｉ導入工程と、前記Ｃｏ−Ｓｉ合金層の一部
    にＴｉを含んだ層を形成するＴｉ含有層形成工程と、前
    記基板を熱処理して、前記Ｓｉを前記Ｃｏ−Ｓｉ合金層
    及び前記Ｔｉ含有層と反応させて、コンタクト抵抗を著
    しく減少させる程度の量のＳｉを含んだＳｉリッチシリ
    サイド層を形成するＳｉリッチシリサイド層形成工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記Ｓｉ導入工程におけるＳｉの導入
    を、イオン打ち込み法あるいはエピタキシャル成長法に
    より行うことを特徴とする請求項９記載の半導体装置の
    製造方法。
  11. 【請求項１１】 前記Ｓｉ導入工程におけるＳｉの導入
    を、ドーズ量２×１０15ｃｍ-2〜８×１０15ｃｍ-2でイ
    オン打ち込みすることを特徴とする請求項１０記載の半
    導体装置の製造方法。
  12. 【請求項１２】 前記Ｓｉ導入工程の前、あるいは後
    に、前記Ｃｏ−Ｓｉ合金層の一部にＴｉを導入するＴｉ
    導入工程とを含むことを特徴とする請求項９乃至１１の
    いずれか１に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記Ｔｉ導入工程におけるＴｉの導入
    を、イオン打ち込み法により行うことを特徴とする請求
    項１２記載の半導体装置の製造方法。
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