JPH07154144A

JPH07154144A - 発振回路

Info

Publication number: JPH07154144A
Application number: JP30064093A
Authority: JP
Inventors: Kazuhiro Kimura; 和広木村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】発振中、発振回路の出力振幅を小とし、発振
回路からの不要輻射を低減する。【構成】発振出力振幅を可変できる発振回路７と、所
定振幅以上の発振回路７の出力を導通するシュミットイ
ンバ−タ９と、シュミットインバ−タ７またはＶＣＯ１
４の出力を選択するゲート回路１５と、ゲート回路１５
の出力が印加される可変分周器１０と、発振開始時可変
分周器１０をリセットするリセット手段１６と、発振回
路７の発振出力振幅及びゲート回路１５を制御する制御
手段１７とからなり、可変分周器１０は発振開始時発振
出力振幅が大となった発振回路７の出力を計数し、所定
計数されると発振回路７の発振出力振幅は小となり、可
変分周器１０はＶＣＯ１４の出力を分周する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、発振出力信号レベルを
制御することができる発振回路に関し、特に、ＰＬＬ回
路の発振回路として用いて好適な発振回路に関する。

【０００２】

【従来の技術】一般に、ラジオ受信機において、局発信
号を発生するＰＬＬ回路を構成する発振回路は図２の如
く構成される。図２において、水晶発振回路は、水晶発
振振動子（１）と、インバータ（２）と抵抗（３）とか
ら成るアンプ（４）と、発振容量（５）及び（６）とに
よって構成される。インバ−タ（４）の出力が水晶振動
子（１）を介して入力端に正帰還されることによって、
発振回路が発振し、該発振回路の出力は、インバ−タ
（４）の出力端から出力端子（４）を介して発生する。

【０００３】このような発振回路においては、発振開始
時に十分に起動できるように、例えば、インバ−タ
（４）のゲインを大きくしたり、インバータ（２）の動
作電圧Ｖ _DDを高くすることによって、コンデンサー
（６）に供給される電流を大きくし、ことによって発振
回路の出力振幅を大としていた。

【０００４】

【発明が解決しようとする課題】しかしながら、発振出
力の振幅を大とすると、通常発振中、発振回路から輻射
される高調波が多くなり、その高調波成分が特にＦＭ受
信バンドに悪影響を与え、受信妨害が発生するという問
題があった。また、発振回路は、一度発振を開始すると
発振開始時に必要であった高い発振駆動能力が無くとも
発振するので、発振中、発振回路の消費電力が多くなる
という問題も発生していた。

【０００５】

【課題を解決するための手段】本発明は、上述の点に鑑
み成されたものであり、発振出力信号レベルを可変でき
る発振回路において、前記発振回路の出力を計数し、出
力を発生する計数回路と、該計数回路の出力に応じて前
記発振回路の発振出力信号レベルを制御する制御手段と
を備え、発振開始時発振出力信号レベルを大とし、前記
計数回路の出力に応じて発振出力信号レベルを小とする
ことを特徴とする。

【０００６】また、前記計数回路は、プログラマブルデ
ィバイダによって構成され、前記プログラマブルディバ
イダはＶＣＯの出力と前記発振回路の出力とが切り換え
入力されることを特徴とする。さらに、前記制御手段
は、前記プログラマブルディバイダの計数値が所定値に
なった時出力を発生し、前記プログラマブルディバイダ
の入力に前記発振回路の出力が印加されるのを防止する
と共に、前記プログラマブルディバイダの入力に前記Ｖ
ＣＯの出力が印加されることを特徴とする。

【０００７】

【作用】本発明に依れば、電源が投入されると、発振回
路の発振出力信号レベルは大となって発生し、計数回路
に印加され計数される。計数回路の計数値が所定値にな
ると、計数回路は制御手段に出力を印加し、前記出力に
応じて制御手段は発振回路の発振出力信号レベルを小に
する。このようにすれば、通常発振中において、不要輻
射を低減でき、低消費電力化を計れる。

【０００８】また、ＰＬＬ回路に用いた場合、計数回路
はプログラマブルディバイダと共用され、発振回路が発
振開始するとき、制御手段によって発振回路の発振出力
信号レベルは大となると共にその発振出力信号はプログ
ラマブルディバイダに印加され、計数される。プログラ
マブルディバイダの計数値が所定値になると、プログラ
マブルディバイダから出力が発生し、前記出力に応じて
制御手段は発振回路の発振出力信号レベルを小にすると
共に、プログラマブルディバイダに発振回路の発振出力
信号が印加されるのを防止しＶＣＯの出力が印加される
ように制御し、ＰＬＬ回路は通常動作する。

【０００９】

【実施例】図１は本発明の一実施例であり、（７）は発
振回路、（８）は動作が制御されるインバータ、（９）
はシュミットインバータ、（１０）はプログラマブルデ
ィバイダ、（１１）はリファレンスディバイダ、（１
２）は位相比較器、（１３）はＬＰＦ（ローパスフィル
タ）、（１４）はＶＣＯ（電圧制御型発振器）、（１
５）はシュミットインバータ（９）の出力とＶＣＯ（１
４）の出力とを切り換えるゲート回路、（１６）は可変
分周器（１０）をリセットするリセット手段、（１７）
はノアゲートで構成され、インバータ（８）及びゲート
回路（１５）を制御する制御手段、（１８）は可変分周
器（１０）の可変分周比データをラッチするラッチ回路
である。尚、従来と同一の回路については同一の符号を
付し、説明を省略する。

【００１０】図１において、電源投入後、発振回路
（７）が発振を開始しようとするとき、リセット手段
（１６）は、リセット信号を発生する。リセット信号は
プログラマブルディバイダ（１０）のＲ（リセット）端
子に印加され、プログラマブルディバイダ（１０）はリ
セットされる。また、リセット手段（１６）のリセット
信号は制御手段（１７）に印加され、第１制御信号が制
御手段（１７）から発生する。制御手段（１７）の第１
制御信号は、インバータ（８）のスイッチ素子となるＭ
ＯＳトランジスタ（２０）及び（２１）のゲートに印加
されると共に、ゲート回路（１５）を構成するアンドゲ
ート（２２）及び（２３）に印加される。制御手段（１
７）の第１制御信号によって、ＭＯＳトランジスタ（２
０）及び（２１）がオンすることによりインバータ
（８）が動作する。また、前記第１制御信号によって、
アンドゲート（２２）はＶＣＯ（１４）の出力を遮断
し、アンドゲート（２３）はシュミットインバータ
（９）の出力を導通するので、シュミットインバータ
（９）の出力がゲート回路（１５）を介してプログラマ
ブルディバイダ（１０）に印加される状態になる。

【００１１】発振回路（７）が発振を開始すると、発振
回路（７）の出力はシュミットインバータ（９）に印加
され、その出力はインバータ（２）及び（８）の出力を
加算したものとなり、振幅は大きくなる。発振回路
（７）の出力の振幅がシュミットインバータ（９）のシ
ュレッショルドレベルより大きくなると、シュミットイ
ンバータ（９）から出力が発生する。シュミットインバ
ータ（９）は、発振開始直後不安定な状態にある発振回
路（７）の出力を遮断し、安定な状態となった発振回路
（７）の出力を導通させる作用を有している。

【００１２】シュミットインバータ（９）の出力は、ゲ
ート回路（１５）を介して、プログラマブルディバイダ
（１０）に印加され、プログラマブルディバイダ（１
０）は前記出力を計数する。プログラマブルディバイダ
（１０）が所定値まで計数すると、出力がプログラマブ
ルディバイダ（１０）から制御手段（１７）に印加さ
れ、第２制御信号が制御手段（１７）から発生する。そ
して、制御手段（１７）の第２制御信号によって、ＭＯ
Ｓトランジスタ（２０）及び（２１）はオフするのでイ
ンバータ（８）は不動作となり、発振回路（７）の出力
はインバ−タ（２）の出力だけになるので、振幅の小さ
い出力が発振回路（７）の出力の振幅は小さくなる。ま
た、第２制御信号によって、アンドゲート（２２）はＶ
ＣＯ（１４）の出力を導通し、アンドゲート（２３）は
シュミットインバータ（９）の出力を遮断するので、ゲ
ート回路（１５）はＶＣＯ（１４）の出力がゲート回路
（１５）を介してプログラマブルディバイダ（１０）に
印加される状態となる。また、プログラマブルディバイ
ダ（１０）は、シュミットインバータ（９）の出力の計
数を終了すると、ラッチ回路（１８）にラッチされる可
変分周比データを取り込む。よって、図示の回路は、通
常のＰＬＬ回路の動作を行う。

【００１３】通常動作において、発振回路（７）の出力
はシュミットインバータ（９）を介してリファレンスデ
ィバイダ（１１）に印加され、分周される。また、ＶＣ
Ｏ（１４）の出力はゲート回路（１５）を介してプログ
ラマブルディバイダ（１０）に印加され、分周される。
プログラマブルディバイダ（１０）の出力及びリファレ
ンスディバイダ（１１）の出力は、位相比較器（１２）
に印加され、位相比較される。位相比較器（１２）の出
力は、ＬＰＦ（１３）において平滑され、制御信号とし
てＶＣＯ（１４）に印加される。

【００１４】尚、振動子（１）としては、水晶振動子ま
たはセラミック振動子等が用いられる。図３はプログラ
マブルディバイダ（１０）の具体的回路例である。１６
個のＴ−ＦＦ（２５）乃至（４０）はラッチ回路（１
８）にラッチされるデータを取り込むプログラマブル可
能なＴ−ＦＦであり、リセット直後図１の発振回路
（７）の出力を計数し、それ以降ＶＣＯ（１４）の出力
を計数する。Ｔ−ＦＦ（２５）乃至（４０）及びＤ−Ｆ
Ｆ（４１）のＲ端子にリセット信号が印加されると、Ｔ
−ＦＦ（２５）乃至（４０）及びＤ−ＦＦ（４１）はリ
セットされ、すべてのＦＦには“０”のデータが保持さ
れる。そして、ゲート回路（１５）の出力が入力端子
（４３）を介してＴ−ＦＦ（２５）のＴ端子に印加さ
れ、計数を開始する。Ｔ−ＦＦ（２５）乃至（４０）は
Ｔ端子に印加される入力パルスの立ち下がりで反転また
は非反転を行い、アンドゲート（４２）のすべての入力
が“１”になった時、即ち、１６個のＴ−ＦＦにより計
数回路が構成されているので６５５３６個の計数をした
時、アンドゲート（４２）から“１”の出力が発生す
る。アンドゲート（４２）の出力はＤ−ＦＦ（４１）の
Ｄ端子に印加され、Ｄ−ＦＦ（４１）のＣ端子に印加さ
れる入力パルスの立ち下がりで、Ｄ−ＦＦ（４１）はア
ンドゲート（４２）の出力を取り込むと共に、Ｑ端子か
ら“１”の出力を発生する。

【００１５】Ｄ−ＦＦ（４１）の出力は出力端子を介し
て後段の回路に伝送され、また、Ｔ−ＦＦ（２５）乃至
（４０）のＰＥ端子にも印加される。ＰＥ端子に“１”
の出力が印加されると、Ｔ−ＦＦ（２５）乃至（４０）
は、ラッチ回路（１８）からＴーＦＦ（２５）乃至（４
０）のＪ端子に印加されるデータを保持し、Ｔ−ＦＦ
（２５）乃至（４０）に初期計数値が設定され、その初
期計数値から計数が再開される。そして、アンドゲート
（４２）の出力が“１”となり、Ｄ−ＦＦ（４１）の出
力が“１”になると、次のラッチ回路（１８）のデータ
がＴ−ＦＦ（２５）乃至（４０）に保持される。

【００１６】尚、実施例では、Ｔ−ＦＦが１６個の場合
を説明したが、Ｔ−ＦＦの個数はもっと少なくともよ
い。

【００１７】

【発明の効果】従って、本発明に依れば、発振開始時発
振回路の出力振幅を大とし、所定時間経過後発振出力振
幅を小とすることによって、発振中は不要輻射の発生を
抑えることができるので、高調波による受信妨害を低減
することができる。また、発振中の発振回路の消費電力
を低減できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図である。

【図２】従来例を示す回路図である。

【図３】図１の要部の具体的回路例を示す回路図であ
る。

【符号の説明】

９シュミットインバ−タ１０可変分周器１５ゲート回路１６リセット手段１７制御手段１８ラッチ回路

Claims

【特許請求の範囲】

【請求項１】発振出力信号レベルを可変できる発振回
路において、前記発振回路の出力を計数し、出力を発生する計数回路
と、該計数回路の出力に応じて前記発振回路の発振出力信号
レベルを制御する制御手段とを備え、発振開始時発振出力信号レベルを大とし、前記計数回路
の出力に応じて発振出力信号レベルを小とすることを特
徴とする発振回路。
【請求項２】前記計数回路は、プログラマブルディバ
イダによって構成され、前記プログラマブルディバイダはＶＣＯの出力と前記発
振回路の出力とが切り換え入力されることを特徴とする
請求項１記載の発振回路。
【請求項３】前記制御手段は、前記プログラマブルデ
ィバイダの計数値が所定値になった時出力を発生し、前
記プログラマブルディバイダの入力に前記発振回路の出
力が印加されるのを防止すると共に、前記プログラマブ
ルディバイダの入力にＶＣＯの出力が印加されることを
特徴とする請求項２記載の発振回路。