JPH0715976B2 - 半導体装置 - Google Patents

半導体装置

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JPH0715976B2
JPH0715976B2 JP58003852A JP385283A JPH0715976B2 JP H0715976 B2 JPH0715976 B2 JP H0715976B2 JP 58003852 A JP58003852 A JP 58003852A JP 385283 A JP385283 A JP 385283A JP H0715976 B2 JPH0715976 B2 JP H0715976B2
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JP
Japan
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semiconductor device
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JP58003852A
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正弘 山田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、ゲートアレーを形成する基本セル（Basic Ce
lls以下、単にBCと略記）の構成に関する。最近、多様
化する製品に対応して、従来フルカスタムICより開発期
間が短縮出来る点からセミカスタムICとしてゲートアレ
ーが多く使われるようになってきた。ゲートアレーは、
チップ内に規則正しく配置されたゲート（正確には、何
対かのトランジスタであるが）を、使い、任意の回路を
作ろうとするものであり、通常配線パターンを一ないし
３層切換えることにより回路構成する。本発明では、ゲ
ートアレーを構成するトランジスタとしてＰチャネル及
びＮチャネル金属酸化膜半導体素子（以下単にPMOS,BMO
Sと略記）からなるCMOS（相補型金属酸化膜半導体）を
例に説明する。BCとして何対のCMOS素子を用いるかは、
各メーカーによって異なっているのが現状であるが、一
般には、２ないし３対が用いられている。第１図，第２
図に、２対（２入力相当）、３対（３入力相当）のBCの
構成例を示す。ゲート105,106を共通にしたPMOSトラン
ジスタ101,102及びNMOSトランジスタ103,104、各々２対
が、直列に形成されている図１−（ａ）このBCは図１−
（ｂ）のように構成される、Ｐアクティブ領域107,Nア
クティブ領域108両領域に、２ゲート電極105,106がかか
っている。これによりPMOS素子101,102が、片方の拡散
層を共有する。同様にNMOS素子103,104も片方の拡散層
を共有するので、回路上は第１図（ａ）のようになる。
次に、３入力相当のBCの構成を第２図に示す。３入力で
は、２入力と同様に３対のPMOS及びNMOSトランジスタ20
1と204,202と205及び203と206よりなり、各々ゲートを
共有する。図２−（ａ） このBCの構成は、Ｐアクティブ領域210,Nアクティブ領
域211に３ゲート電極207,208,209が設置され、３対のP,
NMOSトランジスタ201と204,202と205及び203と206が形
成される。３対のPNトランジスタの接続は、図２−
（ａ）のようになる。
さて、実際の回路をパターン化するのは、上記の２ない
し３対のCMOSBCを適当に、配線する。たとえば３入力NA
ND（図３−（ａ））を、３対のBCで構成するには１ケの
BCで済む（図３−（ｂ））が、２対のBCでは、２ケのBC
を必要となる（図３−（ｃ））。又逆に３対のBCで、イ
ンバータを構成すると２つのインバータしか出来ない。
図４−（ａ）ところが、２対のBCでも２つのインバータ
が出来る図４−（ｂ）このように、BCの使用効率から考
えると、BCの構成が、２入力,3入力とも一長一短があ
り、３入力BC構成のゲートアレーの平均BC使用ゲートは
25程度となっている。つまり、２入力BCと３入力を１対
１に配置すれば、３入力BCの利点と２入力BCの利点をも
ち、ゲートの使用効率が高いものが出来ると考えられ
る。
【図面の簡単な説明】
第１図（ａ）（ｂ）は２入力BC、第２図（ａ）（ｂ）,3
入力BC、第３図（ａ）（ｂ）（ｃ）は、３入力NANDの構
成例、第４図（ａ）（ｂ）は、インバータの構成例であ
る。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】配線パターンの切り替えによって、任意の
    集積回路を作るマスタースライス方式の半導体装置であ
    るゲートアレイにおいて、 ２入力相当のセルと３入力相当のセルのみが交互に配列
    された基本セル配列行を列方向に配列することにより、
    ２入力相当セルと３入力相当セルを均一に略１対１に配
    置し、任意の回路をこれら２入力相当セルと３入力相当
    セルのいずれか一方あるいは両方を組み合わせて配線す
    ることにより形成可能に構成したことを特徴とする半導
    体装置。
JP58003852A 1983-01-13 1983-01-13 半導体装置 Expired - Lifetime JPH0715976B2 (ja)

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JPS59127848A JPS59127848A (ja) 1984-07-23
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JPH05315448A (ja) * 1992-04-27 1993-11-26 Nec Corp 集積回路装置およびそのレイアウト方法

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JPS5864047A (ja) * 1981-10-13 1983-04-16 Nec Corp マスタ−スライス半導体集積回路装置
JPS5957452A (ja) * 1982-09-27 1984-04-03 Toshiba Corp 半導体集積回路

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