JPH0715989B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0715989B2 JPH0715989B2 JP59270882A JP27088284A JPH0715989B2 JP H0715989 B2 JPH0715989 B2 JP H0715989B2 JP 59270882 A JP59270882 A JP 59270882A JP 27088284 A JP27088284 A JP 27088284A JP H0715989 B2 JPH0715989 B2 JP H0715989B2
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- JP
- Japan
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- oxide film
- type
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に半導体基体と電気的接
続を行なうにあたり、微細で抵抗の低い構造を提供する
ものである。
続を行なうにあたり、微細で抵抗の低い構造を提供する
ものである。
半導体集積回路は、半導体基体上にトランジスタ・抵抗
・容量等を写真食刻により形成する。このとき、半導体
基体は導電性を有するため、半導体基体と電気的接続を
行なう端子（以下、基体端子と呼ぶ）を設け、一定電位
に保ち、回路の誤動作を防ぐ必要がある。第１図は従来
から一般に用いられている基体端子の断面構造を示す。
ｐ型半導体基体10の上にｎ型エピタキシヤル層14を設け
る。半導体基体10の表面およびｎ型エピタキシヤル層14
の側面に半導体基体と同型導電性で抵抗の低い高不純物
濃度層11を形成する。層12は素子分離のための酸化膜、
13は金属である。金属13は、高濃度ｐ型層11を通して、
半導体基体10と電気的に接続される。
・容量等を写真食刻により形成する。このとき、半導体
基体は導電性を有するため、半導体基体と電気的接続を
行なう端子（以下、基体端子と呼ぶ）を設け、一定電位
に保ち、回路の誤動作を防ぐ必要がある。第１図は従来
から一般に用いられている基体端子の断面構造を示す。
ｐ型半導体基体10の上にｎ型エピタキシヤル層14を設け
る。半導体基体10の表面およびｎ型エピタキシヤル層14
の側面に半導体基体と同型導電性で抵抗の低い高不純物
濃度層11を形成する。層12は素子分離のための酸化膜、
13は金属である。金属13は、高濃度ｐ型層11を通して、
半導体基体10と電気的に接続される。
第２図は第１図の構造を実現するための製造法の一例で
ある。第２図（ａ）:p型半導体基体10上にｎ型エピタキ
シヤル層14を成長させる。この後、熱酸化膜20、シリコ
ンちつ化膜21およびフオトレジスト22を全面に設ける。
第２図（ｂ）：レジストをマスクにシリコンちつ化膜21
および熱酸化膜20をエッチングする。この後、レジスト
を除去しシリコンちつ化膜21、熱酸化膜20をマスクにエ
ピタキシヤル層14をエッチングする。第２図（ｃ）：全
面にボロンを打ち込み、高濃度ｐ型層11を形成する。第
２図（ｄ）：シリコンちつ化膜21をマスクにエピタキシ
ヤル層ないし半導体基体を熱酸化し、熱酸化膜12を形成
する。シリコンちつ化膜21および熱酸化膜20を除去し、
Al電極を設けて第１図の構造を得る。
ある。第２図（ａ）:p型半導体基体10上にｎ型エピタキ
シヤル層14を成長させる。この後、熱酸化膜20、シリコ
ンちつ化膜21およびフオトレジスト22を全面に設ける。
第２図（ｂ）：レジストをマスクにシリコンちつ化膜21
および熱酸化膜20をエッチングする。この後、レジスト
を除去しシリコンちつ化膜21、熱酸化膜20をマスクにエ
ピタキシヤル層14をエッチングする。第２図（ｃ）：全
面にボロンを打ち込み、高濃度ｐ型層11を形成する。第
２図（ｄ）：シリコンちつ化膜21をマスクにエピタキシ
ヤル層ないし半導体基体を熱酸化し、熱酸化膜12を形成
する。シリコンちつ化膜21および熱酸化膜20を除去し、
Al電極を設けて第１図の構造を得る。
第１図の基体端子は製造法が簡単なため広く用いられて
いるが、以下に述べる欠点を有している。
いるが、以下に述べる欠点を有している。
素子分離用酸化膜12の形成はエピタキシヤル層14ないし
半導体基体10の熱酸化を用いている。酸化のときボロン
は酸化膜中に入りやすいため、第２図（ｃ）の工程で打
ち込んだボロンの多くは導電に寄与しない。このため高
濃度ｐ型層11の抵抗が大きくなり、回路を安定に動作さ
せるのに十分な電気的接続を行なうには同素子の周辺長
を大きくする必要がある。このため、基体端子の占有面
積が大きくなる欠点がある。
半導体基体10の熱酸化を用いている。酸化のときボロン
は酸化膜中に入りやすいため、第２図（ｃ）の工程で打
ち込んだボロンの多くは導電に寄与しない。このため高
濃度ｐ型層11の抵抗が大きくなり、回路を安定に動作さ
せるのに十分な電気的接続を行なうには同素子の周辺長
を大きくする必要がある。このため、基体端子の占有面
積が大きくなる欠点がある。
以上の例として、特開昭56−1556号公報等が挙げられ
る。
る。
本発明の目的は上述の欠点を除去し、低抵抗で微細な基
体端子を提供することにある。
体端子を提供することにある。
上記目的を達成するための本発明の構成は、単結晶シリ
コンの側壁に高濃度不純物を含む多結晶シリコン層を設
けるものである。
コンの側壁に高濃度不純物を含む多結晶シリコン層を設
けるものである。
単結晶シリコンの側壁に多結晶シリコン層を設ける技術
は特願昭54−75715に開示されている。同特願では、同
技術を用い寄生容量が小さく微細で高速なトランジスタ
を実現している。本発明は同トランジスタの製造におい
て、新たな工程を追加する必要がないため、同トランジ
スタと同時に用いると特に効果がある。
は特願昭54−75715に開示されている。同特願では、同
技術を用い寄生容量が小さく微細で高速なトランジスタ
を実現している。本発明は同トランジスタの製造におい
て、新たな工程を追加する必要がないため、同トランジ
スタと同時に用いると特に効果がある。
以下、本発明の実施例を図面を用いて説明する。第３図
は本発明の一実施例として、基体端子の断面構造図を示
す。本発明を明確に示すためとくに断わりの無い限り前
述の従来例の第１図で用いた図面の番号を用いる。本発
明では酸化膜31上の多結晶Si32が単結晶Si14の側壁に接
して設けられる。多結晶Siは基体10および高濃度層11と
同型導電形の高濃度不純物を含む。33は多結晶Si32か
ら、不純物の拡散により形成される高濃度領域である。
金属13は多結晶Si32、高濃度領域33,11を通して基体と
電気的に接続される。
は本発明の一実施例として、基体端子の断面構造図を示
す。本発明を明確に示すためとくに断わりの無い限り前
述の従来例の第１図で用いた図面の番号を用いる。本発
明では酸化膜31上の多結晶Si32が単結晶Si14の側壁に接
して設けられる。多結晶Siは基体10および高濃度層11と
同型導電形の高濃度不純物を含む。33は多結晶Si32か
ら、不純物の拡散により形成される高濃度領域である。
金属13は多結晶Si32、高濃度領域33,11を通して基体と
電気的に接続される。
第４図は、本発明の半導体装置を具現する為の製造工程
の一例を示したもので、第３図の断面構造になる以前を
示してある。以下、製造過程を図番に従つて説明する。
の一例を示したもので、第３図の断面構造になる以前を
示してある。以下、製造過程を図番に従つて説明する。
第４図（ａ）:p型半導体基板10を用意する。不純物はｎ
形であつてもよいが、その場合以下の不純物を逆の導電
形にしなければならない。また、基板を導体として用い
ず、絶縁物上に、導電体を載置した形の公義の意味の基
板であつてもよい。これはSOI（Sillicon on Insnlato
r）又は、SOS（Sillicon on Sapphire）等によつて代表
される。
形であつてもよいが、その場合以下の不純物を逆の導電
形にしなければならない。また、基板を導体として用い
ず、絶縁物上に、導電体を載置した形の公義の意味の基
板であつてもよい。これはSOI（Sillicon on Insnlato
r）又は、SOS（Sillicon on Sapphire）等によつて代表
される。
発明者らは、基板として不純物種類ｐ形、不純物濃度５
×1014cm-3のものを選択した。
×1014cm-3のものを選択した。
次に、エピタキシヤル成長法によつて、ｐ形単結晶層14
を形成する。
を形成する。
エピタキシヤル層14は、成長時の時間、温度等により所
望の厚さを得ることができる。
望の厚さを得ることができる。
本発明者らは１μｍのエピタキシヤル成長層14を得た。
次に熱酸化膜41を全面に形成する。酸化膜41はデポジシ
シヨンにより形成してもよい。
シヨンにより形成してもよい。
次にシリコンちつ化膜42をデポジシヨンにより形成す
る。更にシリコン酸化膜43をデポジシヨンにより、形成
する。本発明者らは、それぞれ50nm,120nm,900nmの酸化
膜41,ちつ化膜42,酸化膜43の三層膜を形成した。
る。更にシリコン酸化膜43をデポジシヨンにより、形成
する。本発明者らは、それぞれ50nm,120nm,900nmの酸化
膜41,ちつ化膜42,酸化膜43の三層膜を形成した。
第４図（ｂ）：全面にフオトレジストを塗布し、パター
ニングし、フオトレジストをマスクに三層膜41,42,43の
一部を除去する。その後、フオトレジストを除去する。
ニングし、フオトレジストをマスクに三層膜41,42,43の
一部を除去する。その後、フオトレジストを除去する。
第４図（ｃ）：次に、三層膜をマスクに、上記エピタキ
シヤル成長層をエツチングし、凸形領域を形成する。形
成は、一方向性ドライエツチングを用いる為、サイドエ
ツチはほとんどない。
シヤル成長層をエツチングし、凸形領域を形成する。形
成は、一方向性ドライエツチングを用いる為、サイドエ
ツチはほとんどない。
第４図（ｄ）：再度熱酸化膜44を形成する。これはデポ
ジシヨンにより形成してもよい。だだしその場合、形状
が少し異なる。更にその上にシリコンちつ化膜45をデポ
ジシヨンにより形成する。本発明者らは50nm,120nmのシ
リコン酸化膜、シリコンちつ化膜を形成した。
ジシヨンにより形成してもよい。だだしその場合、形状
が少し異なる。更にその上にシリコンちつ化膜45をデポ
ジシヨンにより形成する。本発明者らは50nm,120nmのシ
リコン酸化膜、シリコンちつ化膜を形成した。
第４図（ｅ）：次に一方向性ドライエツチングによりエ
ツチングを行い、凸形領域の側面のみにシリコンちつ化
膜45を残す。これは一方向性ドライエツチングにより形
成する為、エツチング用のフオト・マスクは不要であ
る。
ツチングを行い、凸形領域の側面のみにシリコンちつ化
膜45を残す。これは一方向性ドライエツチングにより形
成する為、エツチング用のフオト・マスクは不要であ
る。
この後全面にボロンを打ち込み高濃度ｐ型領域11を形成
する。
する。
第４図（ｆ）：次にシリコンちつ化膜45をマスクとし
て、熱酸化を行い厚い酸化膜31を形成する。本発明者ら
は700nmの酸化膜を形成した。
て、熱酸化を行い厚い酸化膜31を形成する。本発明者ら
は700nmの酸化膜を形成した。
第４図（ｇ）：次に、シリコンちつ化膜45を除去し、更
にシリコン酸化膜44を除去する。
にシリコン酸化膜44を除去する。
第４図（ｈ）：全面に多結晶シリコン32をデポジシヨン
し、更にシリコン酸化膜46をデポジシヨンにより形成す
る。
し、更にシリコン酸化膜46をデポジシヨンにより形成す
る。
本発明者らは多結晶シリコンを350nmずつ２回デポジシ
ヨンして計700nm形成し、シリコン酸化膜を200nm形成し
た。
ヨンして計700nm形成し、シリコン酸化膜を200nm形成し
た。
第４図（ｉ）：全面にレジスト47を塗布し、凸形領域よ
りもやや大きな領域のレジストをフオト・マスク工程に
より除去する。
りもやや大きな領域のレジストをフオト・マスク工程に
より除去する。
本発明者らは、凸形領域から片側当り１μｍ大きい領域
内にあるレジストを除去した。
内にあるレジストを除去した。
第４図（ｊ）：フオトレジスト47と別のフオトレジスト
48を全面に塗布し、表面を平坦にする。
48を全面に塗布し、表面を平坦にする。
第４図（ｋ）：O2雰囲気でスパツタ・エツチングを行な
い、フオト・レジスト48を酸化膜46が露出するまで一様
に除去する。
い、フオト・レジスト48を酸化膜46が露出するまで一様
に除去する。
第４図（ｌ）：露出酸化膜をウエツト・エツチングによ
り除去し、ドライ・エツチングにより、露出した多結晶
シリコン層を除去する。
り除去し、ドライ・エツチングにより、露出した多結晶
シリコン層を除去する。
第４図（ｍ）：フオト・レジスト47,48、酸化膜46を除
去する。
去する。
第４図（ｎ）：多結晶シリコン32の表面に熱酸化法によ
りシリコン酸化膜49を形成し、全面にシリコンちつ化膜
50をデポジツトする。その後、フオト・マスク工程によ
り、シリコンちつ化膜、シリコン酸化膜の一部を選択的
に除去する。
りシリコン酸化膜49を形成し、全面にシリコンちつ化膜
50をデポジツトする。その後、フオト・マスク工程によ
り、シリコンちつ化膜、シリコン酸化膜の一部を選択的
に除去する。
更に、多結晶シリコン層32をドライ・エツチングによ
り、エツチングし、同層の厚さを減らす。この工程は、
後に素子表面を平坦に形成するため行うが、省領しても
よい。
り、エツチングし、同層の厚さを減らす。この工程は、
後に素子表面を平坦に形成するため行うが、省領しても
よい。
第４図（ｏ）：シリコンちつ化膜50をマスクに多結晶シ
リコンを選択的に酸化し、酸化膜12を形成する。この
後、シリコンちつ化膜50を除去し、ボロンをイオン打ち
込み法により多結晶シリコンにボロン添加する。
リコンを選択的に酸化し、酸化膜12を形成する。この
後、シリコンちつ化膜50を除去し、ボロンをイオン打ち
込み法により多結晶シリコンにボロン添加する。
このボロンは熱工程により単結晶Si14中に拡散し、ｐ型
領域33を形成する。
領域33を形成する。
この後、酸化膜49,43,41およびシリコンちつ化膜42を除
去し、通常の方法で金属電極をつけ第３図の構造を得
る。
去し、通常の方法で金属電極をつけ第３図の構造を得
る。
本発明によれば電極13と基体10との間の抵抗が100Ω程
度となり、第１図の従来例に比べ１桁以上小さな値とな
つている。この結果、同素子を小さく形成しても十分、
基体端子として働くので、同素子を用いた回路の集積密
度を向上することができる。
度となり、第１図の従来例に比べ１桁以上小さな値とな
つている。この結果、同素子を小さく形成しても十分、
基体端子として働くので、同素子を用いた回路の集積密
度を向上することができる。
第１図は従来例を示す構造断面図、第２図は従来例の製
造工程を工程順に示す断面図、第３図は本発明を示す構
造断面図、第４図は本発明の製造工程を工程順に示す断
面図である。 10……基体、14……エピタキシヤル層、11,33……高濃
度ｐ型層、12,31……酸化膜、13……金属、32……多結
晶Si。
造工程を工程順に示す断面図、第３図は本発明を示す構
造断面図、第４図は本発明の製造工程を工程順に示す断
面図である。 10……基体、14……エピタキシヤル層、11,33……高濃
度ｐ型層、12,31……酸化膜、13……金属、32……多結
晶Si。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林田 哲哉 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−93220（ＪＰ，Ａ) 特開 昭56−157058（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ｐ型を有する単結晶半導体基体と、 開口部を有し、該基体表面上に形成された絶縁膜と、 該基体に接続され、該開口部のほぼ直上にほぼ垂直に形
成され、該絶縁膜よりも厚い単結晶半導体層からなる第
１領域と、 該絶縁膜と該基体とが接する面及び該第１領域の側壁表
面に沿ってそれぞれ該基体及び該第１領域内に形成さ
れ、該基体の不純物濃度よりも高い濃度を有するｐ型の
第３領域と、 該絶縁膜の上部に突きでた該第１領域とほぼ同じ厚さを
有し、該第１領域の側壁と接するように形成され、ｐ型
を有する多結晶半導体層からなる第２領域と、 該第１領域と該第２領域上に形成された金属電極と、 該金属電極と該第３の領域との両者に電気的に接続さ
れ、かつ該第１領域の側壁表面からの距離が該第３領域
の深さを超えるように該第１領域内の側壁上部に形成さ
れたｐ型の第４領域とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270882A JPH0715989B2 (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270882A JPH0715989B2 (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150267A JPS61150267A (ja) | 1986-07-08 |
| JPH0715989B2 true JPH0715989B2 (ja) | 1995-02-22 |
Family
ID=17492276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270882A Expired - Lifetime JPH0715989B2 (ja) | 1984-12-24 | 1984-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715989B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2480501A1 (fr) * | 1980-04-14 | 1981-10-16 | Thomson Csf | Dispositif semi-conducteur a grille profonde accessible par la surface et procede de fabrication |
| JPS5877256A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 半導体装置の電極構造 |
| JPS5893220A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体単結晶膜の製造方法 |
-
1984
- 1984-12-24 JP JP59270882A patent/JPH0715989B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61150267A (ja) | 1986-07-08 |
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