JPH0715991B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0715991B2 JPH0715991B2 JP60127502A JP12750285A JPH0715991B2 JP H0715991 B2 JPH0715991 B2 JP H0715991B2 JP 60127502 A JP60127502 A JP 60127502A JP 12750285 A JP12750285 A JP 12750285A JP H0715991 B2 JPH0715991 B2 JP H0715991B2
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- JP
- Japan
- Prior art keywords
- impurity region
- main surface
- region
- semiconductor device
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関する。
従来、電力用半導体素子として用いられる所謂アノード
エミッタ短絡型ゲートターンオフサイリスタ（AN−GT
O）からなる半導体素装置は、例えば次のようにして製
造されている。先ず、第２図（Ａ）に示す如く、低濃度
のＮ型半導体基板１の表面にアノードエミッタの拡散保
護膜となる酸化膜２を形成する。次いで、同図（Ｂ）に
示す如く、カソードとなる側の酸化膜２の主面及びアノ
ードとなる側の酸化膜２の主面に、所定パターンのレジ
スト膜3a,3bを形成する。次いで、同図（Ｃ）に示す如
く、レジスト膜3a,3bをマスクにして酸化膜２にエッチ
ングを施し、所定パターンの窓4a,4bを開口する。次
に、同図（Ｄ）に示す如く、レジスト膜3a,3bを除去し
た後窓4a,4bを有する酸化膜２をマスクにしてリン等の
不純物を半導体基板１内に選択拡散し、高濃度不純物領
域5a,5bを形成する。次いで、酸化膜２を除去した後同
図（Ｅ）に示す如く、例えばカリウムのようなＰ型不純
物を半導体基板１内に拡散し、カソード側に第１不純物
領域６を形成すると共に、アノード側に第２不純物領域
７を形成する。この拡散のとき即に高濃度不純物領域5b
を形成したアノード側では、Ｐ型不純物を所定の濃度及
び時間で拡散することにより、Ｐ型の不純物領域に反転
することなくスランピングされ、ｎ型の不純物領域から
なる短絡部８となる。一方、カソード側では短絡部形成
されないようにカソード側の主面を拡散保護膜（図示せ
ず）で覆うようにしている。然る後、同図（Ｆ）に示す
如く、カソード側の主面にｎ型不純物を拡散してエミッ
タ領域９を形成し、半導体装置10を得る。
エミッタ短絡型ゲートターンオフサイリスタ（AN−GT
O）からなる半導体素装置は、例えば次のようにして製
造されている。先ず、第２図（Ａ）に示す如く、低濃度
のＮ型半導体基板１の表面にアノードエミッタの拡散保
護膜となる酸化膜２を形成する。次いで、同図（Ｂ）に
示す如く、カソードとなる側の酸化膜２の主面及びアノ
ードとなる側の酸化膜２の主面に、所定パターンのレジ
スト膜3a,3bを形成する。次いで、同図（Ｃ）に示す如
く、レジスト膜3a,3bをマスクにして酸化膜２にエッチ
ングを施し、所定パターンの窓4a,4bを開口する。次
に、同図（Ｄ）に示す如く、レジスト膜3a,3bを除去し
た後窓4a,4bを有する酸化膜２をマスクにしてリン等の
不純物を半導体基板１内に選択拡散し、高濃度不純物領
域5a,5bを形成する。次いで、酸化膜２を除去した後同
図（Ｅ）に示す如く、例えばカリウムのようなＰ型不純
物を半導体基板１内に拡散し、カソード側に第１不純物
領域６を形成すると共に、アノード側に第２不純物領域
７を形成する。この拡散のとき即に高濃度不純物領域5b
を形成したアノード側では、Ｐ型不純物を所定の濃度及
び時間で拡散することにより、Ｐ型の不純物領域に反転
することなくスランピングされ、ｎ型の不純物領域から
なる短絡部８となる。一方、カソード側では短絡部形成
されないようにカソード側の主面を拡散保護膜（図示せ
ず）で覆うようにしている。然る後、同図（Ｆ）に示す
如く、カソード側の主面にｎ型不純物を拡散してエミッ
タ領域９を形成し、半導体装置10を得る。
このように従来の半導体装置の製造方法では、酸化膜等
からなる拡散保護膜によってカソード側の主面を覆って
短絡部が形成されるのを阻止している。しかしながら、
拡散保護膜にピンホール等の欠陥が存在すると第３図に
示す如く、Ｐ型不純物の拡散の際に高濃度不純物領域5a
がスランピングされて深い拡散層11となる。また、著し
い場合には第１不純物領域６を突き貫ける短絡部12が形
成される。この結果、深い拡散層11や短絡部12により素
子の順方向阻止電圧特性の劣化が起きる問題があった。
なお、酸化膜等からなる拡散保護膜は、アノード側の酸
化膜のパターニングの際にカソード側にレジスト膜等の
耐フッ酸系の保護膜を形成して保護されている。しか
し、拡散保護膜自体にピンホールが形成されていたり、
或は、半導体基体１に付着したごみ等によりレジスト膜
にピンホールが形成されるため、カソード側の高濃度不
純物領域5aのスランピングを防止できなかった。
からなる拡散保護膜によってカソード側の主面を覆って
短絡部が形成されるのを阻止している。しかしながら、
拡散保護膜にピンホール等の欠陥が存在すると第３図に
示す如く、Ｐ型不純物の拡散の際に高濃度不純物領域5a
がスランピングされて深い拡散層11となる。また、著し
い場合には第１不純物領域６を突き貫ける短絡部12が形
成される。この結果、深い拡散層11や短絡部12により素
子の順方向阻止電圧特性の劣化が起きる問題があった。
なお、酸化膜等からなる拡散保護膜は、アノード側の酸
化膜のパターニングの際にカソード側にレジスト膜等の
耐フッ酸系の保護膜を形成して保護されている。しか
し、拡散保護膜自体にピンホールが形成されていたり、
或は、半導体基体１に付着したごみ等によりレジスト膜
にピンホールが形成されるため、カソード側の高濃度不
純物領域5aのスランピングを防止できなかった。
本発明は、順方向阻止電圧特性の向上を図った半導体装
置を高い歩留りで容易に得ることができる半導体装置の
製造方法を提供することをその目的とするものである。
置を高い歩留りで容易に得ることができる半導体装置の
製造方法を提供することをその目的とするものである。
本発明は、半導体基板のアノード側に高濃度不純物領域
を形成した際にカソード側に形成される不要な拡散領域
を第１不純物領域を形成する前に除去する工程を設けた
ことにより、順方向阻止電圧特性の向上を図った半導体
装置を高い歩留りで容易に得ることができる半導体装置
の製造方法である。
を形成した際にカソード側に形成される不要な拡散領域
を第１不純物領域を形成する前に除去する工程を設けた
ことにより、順方向阻止電圧特性の向上を図った半導体
装置を高い歩留りで容易に得ることができる半導体装置
の製造方法である。
以下、本発明の実施例について図面を参照して説明す
る。先ず、第１図（Ａ）に示す如く、低濃度のＮ型半導
体基板20の表面全面に所定の膜厚の酸化膜21を形成す
る。次いで、同図（Ｂ）に示す如く、酸化膜21を選択的
にエッチングして半導体基板20のアノード側にのみ所定
パターンの酸化膜22を残存させる。次いで、同図（Ｃ）
に示す如く、残存した酸化膜22をマスクにしてリン等の
Ｎ型不純物を半導体基板20内に導入し、アノード側の所
定領域にＮ型の高濃度不純物領域23を形成すると共に、
カソード側の主面全面にＮ型の高濃度拡散領域24を形成
する。次いで、同図（Ｄ）に示す如く、片側ラッピング
（OSL,One side Lapping）或はこれとエッチングの併用
により高濃度拡散領域24を除去する。このとき、高濃度
拡散領域24が完全に除去されるように、半導体基板20の
カソード側の主面領域を所定の深さＤ分だけ十分に除去
する。次に、同図（Ｄ）に示す如く、半導体基板20の両
主面に例えばガリウムのようなＰ型不純物を全面拡散
し、カソード側にＰ型の第１不純物領域25を形成すると
共に、アノード側にＰ型の第２不純物領域26を形成す
る。このとき高濃度不純物領域23も熱処理を受けて不純
物拡散が進み、Ｎ型の第３不純物領域27となるが、第２
不純物領域26の拡散深さよりも第３不純物領域27の拡散
深さの方が深くなるように設定する。次いで、同図
（Ｆ）に示す如く、カソード側の第１不純物領域25の表
面領域にＮ型不純物の拡散を施し、所定の拡散深さのエ
ミッタ領域28を形成する。次に、同図（Ｇ）に示す如
く、エミッタ領域28の主面に所定パターンのレジスト膜
29を形成し、このレジスト膜29をマスクにエミッタ領域
28を同図（Ｈ）に示す如く、第３不純物領域27（アノー
ド短絡部）に対応した部分だけが残存するようにエッチ
ング処理を施す。然る後、所定の電極形成等を施して半
導体装置を得る。
る。先ず、第１図（Ａ）に示す如く、低濃度のＮ型半導
体基板20の表面全面に所定の膜厚の酸化膜21を形成す
る。次いで、同図（Ｂ）に示す如く、酸化膜21を選択的
にエッチングして半導体基板20のアノード側にのみ所定
パターンの酸化膜22を残存させる。次いで、同図（Ｃ）
に示す如く、残存した酸化膜22をマスクにしてリン等の
Ｎ型不純物を半導体基板20内に導入し、アノード側の所
定領域にＮ型の高濃度不純物領域23を形成すると共に、
カソード側の主面全面にＮ型の高濃度拡散領域24を形成
する。次いで、同図（Ｄ）に示す如く、片側ラッピング
（OSL,One side Lapping）或はこれとエッチングの併用
により高濃度拡散領域24を除去する。このとき、高濃度
拡散領域24が完全に除去されるように、半導体基板20の
カソード側の主面領域を所定の深さＤ分だけ十分に除去
する。次に、同図（Ｄ）に示す如く、半導体基板20の両
主面に例えばガリウムのようなＰ型不純物を全面拡散
し、カソード側にＰ型の第１不純物領域25を形成すると
共に、アノード側にＰ型の第２不純物領域26を形成す
る。このとき高濃度不純物領域23も熱処理を受けて不純
物拡散が進み、Ｎ型の第３不純物領域27となるが、第２
不純物領域26の拡散深さよりも第３不純物領域27の拡散
深さの方が深くなるように設定する。次いで、同図
（Ｆ）に示す如く、カソード側の第１不純物領域25の表
面領域にＮ型不純物の拡散を施し、所定の拡散深さのエ
ミッタ領域28を形成する。次に、同図（Ｇ）に示す如
く、エミッタ領域28の主面に所定パターンのレジスト膜
29を形成し、このレジスト膜29をマスクにエミッタ領域
28を同図（Ｈ）に示す如く、第３不純物領域27（アノー
ド短絡部）に対応した部分だけが残存するようにエッチ
ング処理を施す。然る後、所定の電極形成等を施して半
導体装置を得る。
このようにこの半導体装置の製造方法によれば、第１不
純物領域25を形成する前にカソード側の主面領域をエッ
チング処理等にて所定深さ部分まで除去して高濃度拡散
領域24を完全に除去している。このためカソード側に短
絡部が形成されるのを防止することができる。その結
果、順方向阻止電圧特性の向上を達成した半導体装置を
容易に得ることができる。
純物領域25を形成する前にカソード側の主面領域をエッ
チング処理等にて所定深さ部分まで除去して高濃度拡散
領域24を完全に除去している。このためカソード側に短
絡部が形成されるのを防止することができる。その結
果、順方向阻止電圧特性の向上を達成した半導体装置を
容易に得ることができる。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、順方向阻止電圧特性の向上を図った半導体装
置を高い歩留りで容易に得ることができるものである。
によれば、順方向阻止電圧特性の向上を図った半導体装
置を高い歩留りで容易に得ることができるものである。
第１図（Ａ）乃至同図（Ｈ）は、本発明方法を工程順に
示す説明図、第２図（Ａ）乃至同図（Ｆ）は、従来の半
導体装置の製造方法を工程順に示す説明図、第３図は、
従来の半導体装置の製造方法の問題点を示す説明図であ
る。 20……半導体基板、21……酸化膜、22……酸化膜、23…
…高濃度不純物領域、24……高濃度拡散領域、25……第
１不純物領域、26……第２不純物領域、27……第３不純
物領域、28……エミッタ領域、29……レジスト膜。
示す説明図、第２図（Ａ）乃至同図（Ｆ）は、従来の半
導体装置の製造方法を工程順に示す説明図、第３図は、
従来の半導体装置の製造方法の問題点を示す説明図であ
る。 20……半導体基板、21……酸化膜、22……酸化膜、23…
…高濃度不純物領域、24……高濃度拡散領域、25……第
１不純物領域、26……第２不純物領域、27……第３不純
物領域、28……エミッタ領域、29……レジスト膜。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−112753（ＪＰ，Ａ) 特開 昭59−225566（ＪＰ，Ａ) 特開 昭53−36180（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第一導電型の半導体基板の一方の主面側に
は選択的に、且つ他方の主面側には全面に、第一導電型
の高濃度不純物領域を形成する工程と、 前記半導体基板の他方の主面側を、前記高濃度不純物領
域よりも深い部分まで除去する工程と、 前記他方の主面側には、所定の拡散深さで第二導電型の
第１不純物領域を形成すると共に、前記一方の主面側に
おいては、前記第一導電型の高濃度不純物領域を所定の
拡散深さを有する第２不純物領域とし、且つ該第２不純
物領域よりも浅い拡散深さで該第２不純物領域を囲む第
二導電型の第３不純物領域を形成する工程と、 前記他方の主面側に、第１不純物領域よりも浅い拡散深
さで第一導電型のエミッタ領域を形成する工程とを具備
したことを特徴とするアノードエミッタ短絡型サイリス
タの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127502A JPH0715991B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置の製造方法 |
| EP86108001A EP0206136B1 (en) | 1985-06-12 | 1986-06-12 | Semiconductor device manufacturing method |
| DE8686108001T DE3680036D1 (de) | 1985-06-12 | 1986-06-12 | Verfahren zum herstellen einer halbleiteranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60127502A JPH0715991B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285766A JPS61285766A (ja) | 1986-12-16 |
| JPH0715991B2 true JPH0715991B2 (ja) | 1995-02-22 |
Family
ID=14961560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60127502A Expired - Lifetime JPH0715991B2 (ja) | 1985-06-12 | 1985-06-12 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0206136B1 (ja) |
| JP (1) | JPH0715991B2 (ja) |
| DE (1) | DE3680036D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223442A (en) * | 1988-04-08 | 1993-06-29 | Kabushiki Kaisha Toshiba | Method of making a semiconductor device of a high withstand voltage |
| JPH0642542B2 (ja) * | 1988-04-08 | 1994-06-01 | 株式会社東芝 | 高耐圧半導体装置の製造方法 |
| DE68923056T2 (de) * | 1988-10-04 | 1995-11-30 | Toshiba Kawasaki Kk | Halbleiteranordnung mit kurzgeschlossener Anode und Verfahren zu deren Herstellung. |
| US5248622A (en) * | 1988-10-04 | 1993-09-28 | Kabushiki Kashiba Toshiba | Finely controlled semiconductor device and method of manufacturing the same |
| DE3941932A1 (de) * | 1989-12-19 | 1991-06-20 | Eupec Gmbh & Co Kg | Verfahren zum herstellen von anodenseitigen kurzschluessen in thyristoren |
| SE470226B (sv) * | 1991-07-01 | 1993-12-06 | Asea Brown Boveri | GTO-tyristor jämte förfarande för framställning av en GTO- tyristor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336180A (en) * | 1976-09-16 | 1978-04-04 | Hitachi Ltd | Production of semiconductor device |
| JPS56112753A (en) * | 1980-02-13 | 1981-09-05 | Hitachi Ltd | Gate turn-off thyristor |
| JPS59205566A (ja) * | 1983-05-09 | 1984-11-21 | 株式会社東芝 | 冷蔵庫 |
-
1985
- 1985-06-12 JP JP60127502A patent/JPH0715991B2/ja not_active Expired - Lifetime
-
1986
- 1986-06-12 DE DE8686108001T patent/DE3680036D1/de not_active Expired - Lifetime
- 1986-06-12 EP EP86108001A patent/EP0206136B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206136A2 (en) | 1986-12-30 |
| DE3680036D1 (de) | 1991-08-08 |
| EP0206136A3 (en) | 1988-09-28 |
| JPS61285766A (ja) | 1986-12-16 |
| EP0206136B1 (en) | 1991-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |