JPH0716155B2 - バスドライバ回路 - Google Patents
バスドライバ回路Info
- Publication number
- JPH0716155B2 JPH0716155B2 JP63109651A JP10965188A JPH0716155B2 JP H0716155 B2 JPH0716155 B2 JP H0716155B2 JP 63109651 A JP63109651 A JP 63109651A JP 10965188 A JP10965188 A JP 10965188A JP H0716155 B2 JPH0716155 B2 JP H0716155B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- bus driver
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバスドライバ回路に関し、特に複数の機能ブロ
ック間でデータ転送を行なう際に使用するバスドライバ
回路に関する。
ック間でデータ転送を行なう際に使用するバスドライバ
回路に関する。
従来、この種のバスドライバ回路は、第５図に示すよう
に、制御信号CNのNOT演算をするNOT回路４と、このNOT
回路４の出力信号と入力信号DTとのNAND演算をするゲー
ト回路５と、入力信号DTと制御信号CNとのNOR演算をす
るゲート回路６と、ソースを接地電位端子に接続しドレ
インを出力端子T0に接続しゲートにゲート回路６の出力
信号を入力してオン・オフするＮ型のMOSFETQ1と、ソー
スを電源端子（電圧Vcc）に接続しドレインを出力端子T
0に接続しゲートにゲート回路５の出力信号を入力して
オン・オフするＰ型のMOSFETQ2とを備えた構成となって
いる。
に、制御信号CNのNOT演算をするNOT回路４と、このNOT
回路４の出力信号と入力信号DTとのNAND演算をするゲー
ト回路５と、入力信号DTと制御信号CNとのNOR演算をす
るゲート回路６と、ソースを接地電位端子に接続しドレ
インを出力端子T0に接続しゲートにゲート回路６の出力
信号を入力してオン・オフするＮ型のMOSFETQ1と、ソー
スを電源端子（電圧Vcc）に接続しドレインを出力端子T
0に接続しゲートにゲート回路５の出力信号を入力して
オン・オフするＰ型のMOSFETQ2とを備えた構成となって
いる。
このバスドライバ回路は、制御信号CNが高レベル（以
下、単に“H"と記す）のとき、NOT回路１は低レベル
（以下、単に“L"と記す）、ゲート回路５は“H"、ゲー
ト回路６は“L"の論理レベルになり、MOSFETQ1及びMOSF
ETQ2は両者共オフ状態となる。
下、単に“H"と記す）のとき、NOT回路１は低レベル
（以下、単に“L"と記す）、ゲート回路５は“H"、ゲー
ト回路６は“L"の論理レベルになり、MOSFETQ1及びMOSF
ETQ2は両者共オフ状態となる。
また、制御信号CNが“L"の時は、NOT回路１は“H"の論
理レベルになり、ゲート回路5,6の出力は入力信号DTを
反転した論理レベルになる。
理レベルになり、ゲート回路5,6の出力は入力信号DTを
反転した論理レベルになる。
即ち、入力信号DTが“H"の時、ゲート回路5,6の出力は
“L"でMOSFETQ2がオンになり出力信号V0′は、“H"とな
る。
“L"でMOSFETQ2がオンになり出力信号V0′は、“H"とな
る。
同様にして入力信号DTが“L"の時、MOSFETQ1がオンにな
り出力信号V0′は“L"となる。
り出力信号V0′は“L"となる。
バス回路としては、第６図に示すように、各機能ブロッ
ク20A〜20Cの出力に第５図に示されたバスドライバ回路
（10A）を用い、複数の機能ブロック20A〜20Cの出力同
志を接続しバス回路を形成する。
ク20A〜20Cの出力に第５図に示されたバスドライバ回路
（10A）を用い、複数の機能ブロック20A〜20Cの出力同
志を接続しバス回路を形成する。
バスソースの切換えは各機能ブロック20A〜20Cに接続さ
れたバスドライバ回路10Aのうちで未使用のものをオフ
とするように制御信号CNA〜CNCで制御する。
れたバスドライバ回路10Aのうちで未使用のものをオフ
とするように制御信号CNA〜CNCで制御する。
第７図に機能ブロック20A〜20Cのバスドライバ回路10A
を切換えた時のタイムチャートを示す。
を切換えた時のタイムチャートを示す。
第７図において、制御信号CNA〜CNCが“L"のとき、対応
する機能ブロックのバスドライバ回路が動作し、各機能
ブロック（CNA〜CNC）の出力信号（DTA〜DTC）を出力信
号DT0′として次段へ伝達する。
する機能ブロックのバスドライバ回路が動作し、各機能
ブロック（CNA〜CNC）の出力信号（DTA〜DTC）を出力信
号DT0′として次段へ伝達する。
上述した従来のバスドライバ回路10Aは、複数の機能ブ
ロック（20A〜20C）の出力に接続しこれらの出力信号
（DTA〜DTC）を制御信号CNA〜CNCにより切換えて後段へ
伝達する場合、制御信号（CNA〜CNC）同志の重なりがあ
るために切換えられるバスドライバ回路10AのMOSFET
Q1，Q2が同時にオンとなる期間があり、これらバスドラ
イバ回路10A間で過大電流（貫通電流）が流れ消費電流
が増大すると共に配線寿命を短縮するという欠点があ
る。
ロック（20A〜20C）の出力に接続しこれらの出力信号
（DTA〜DTC）を制御信号CNA〜CNCにより切換えて後段へ
伝達する場合、制御信号（CNA〜CNC）同志の重なりがあ
るために切換えられるバスドライバ回路10AのMOSFET
Q1，Q2が同時にオンとなる期間があり、これらバスドラ
イバ回路10A間で過大電流（貫通電流）が流れ消費電流
が増大すると共に配線寿命を短縮するという欠点があ
る。
本発明の目的は、切換え時のバスドライバ回路間の貫通
電流を防止して消費電流の低減及び配線寿命の延伸をは
かることができるバスドライバ回路を提供することにあ
る。
電流を防止して消費電流の低減及び配線寿命の延伸をは
かることができるバスドライバ回路を提供することにあ
る。
本発明のバスドライバ回路は、入力信号のNOT演算をす
るNOT回路と、クロック信号と同期してレベル変化する
制御信号と前記NOT回路の出力信号とのNOR演算をする第
１のゲート回路と、この第１のゲート回路の出力信号と
前記クロック信号とのNOR演算（又はOR演算）をする第
２のゲート回路と、前記入力信号，制御信号及びクロッ
ク信号のNOR演算をする第３のゲート回路と、ソース・
ドレインの一方を第１の電源端子と接続し他方を出力端
子と接続しゲートに前記第３のゲート回路の出力信号を
入力してオン・オフする一導電型の第１のMOSFETと、ソ
ース・ドレインの一方を第２の電源端子と接続し他方を
前記出力端子と接続しゲートに前記第２のゲート回路の
出力信号を入力してオン・オフする逆導電型（又は一導
電型）の第２のMOSFETとを有している。
るNOT回路と、クロック信号と同期してレベル変化する
制御信号と前記NOT回路の出力信号とのNOR演算をする第
１のゲート回路と、この第１のゲート回路の出力信号と
前記クロック信号とのNOR演算（又はOR演算）をする第
２のゲート回路と、前記入力信号，制御信号及びクロッ
ク信号のNOR演算をする第３のゲート回路と、ソース・
ドレインの一方を第１の電源端子と接続し他方を出力端
子と接続しゲートに前記第３のゲート回路の出力信号を
入力してオン・オフする一導電型の第１のMOSFETと、ソ
ース・ドレインの一方を第２の電源端子と接続し他方を
前記出力端子と接続しゲートに前記第２のゲート回路の
出力信号を入力してオン・オフする逆導電型（又は一導
電型）の第２のMOSFETとを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、入力信号DTのNOT演算をするNOT回路１
と、クロック信号CKと同期してレベル変化する制御信号
CNとNOT回路１の出力信号とのNOR演算をする第１のゲー
ト回路２と、この第１のゲート回路２の出力信号とクロ
ック信号CKとのNOR演算をする第２のゲート回路３と、
入力信号DT,制御信号CN及びクロック信号CKのNOR演算を
する第３のゲート回路４と、ソースを第１の電源端子
（接地電位端子）と接続しドレインを出力端子T0と接続
しゲートに第３のゲート回路４の出力信号を入力してオ
ン・オフするＮ型の第１のMOSFETQ1と、ソースを第２の
電源端子（電圧Vcc）と接続しドレインを出力端子T0と
接続しゲートに第２のゲート回路３の出力信号を入力し
てオン・オフするＰ型の第２のMOSFETQ2とを備えた構成
となっている。
と、クロック信号CKと同期してレベル変化する制御信号
CNとNOT回路１の出力信号とのNOR演算をする第１のゲー
ト回路２と、この第１のゲート回路２の出力信号とクロ
ック信号CKとのNOR演算をする第２のゲート回路３と、
入力信号DT,制御信号CN及びクロック信号CKのNOR演算を
する第３のゲート回路４と、ソースを第１の電源端子
（接地電位端子）と接続しドレインを出力端子T0と接続
しゲートに第３のゲート回路４の出力信号を入力してオ
ン・オフするＮ型の第１のMOSFETQ1と、ソースを第２の
電源端子（電圧Vcc）と接続しドレインを出力端子T0と
接続しゲートに第２のゲート回路３の出力信号を入力し
てオン・オフするＰ型の第２のMOSFETQ2とを備えた構成
となっている。
制御信号CNはこのバスドライバ回路の動作，非動作を制
御し、低レベル（以下、単に“L"と記す）のとき動作状
態とし、高レベル（以下、単に“H"と記す）のときMOSF
ETQ1，Q2を共にオフ状態（高抵抗）として非動作状態と
する。
御し、低レベル（以下、単に“L"と記す）のとき動作状
態とし、高レベル（以下、単に“H"と記す）のときMOSF
ETQ1，Q2を共にオフ状態（高抵抗）として非動作状態と
する。
またこの制御信号CNはクロック信号CKと同期し、クロッ
ク信号CKの立上りで変化する。
ク信号CKの立上りで変化する。
クロック信号CKは“H"のときMOSFETQ2を強制的にオンと
し、出力信号V0を“H"とする。
し、出力信号V0を“H"とする。
従って、非動作状態から動作状態へ移行する場合、クロ
ック信号CKが立上ると出力信号V0が“H"となると共に制
御信号CNが“L"となり、クロック信号CKが“L"になって
から入力信号DTの伝達が行なわれるので、第２図に示す
ように、複数の機能ブロック20A〜20Cの出力端にこのバ
スドライバ回路10をそれぞれ接続しこれらバスドライバ
回路10の出力端子を共通接続して次段と接続するような
場合でも、これらバスドライバ回路10の切換え時にMOSF
ETQ1，Q2が同時にオンなることがないので、これらバス
ドライバ回路10間で貫通電流（過大電流）が流れること
はない。
ック信号CKが立上ると出力信号V0が“H"となると共に制
御信号CNが“L"となり、クロック信号CKが“L"になって
から入力信号DTの伝達が行なわれるので、第２図に示す
ように、複数の機能ブロック20A〜20Cの出力端にこのバ
スドライバ回路10をそれぞれ接続しこれらバスドライバ
回路10の出力端子を共通接続して次段と接続するような
場合でも、これらバスドライバ回路10の切換え時にMOSF
ETQ1，Q2が同時にオンなることがないので、これらバス
ドライバ回路10間で貫通電流（過大電流）が流れること
はない。
第３図は上記効果を説明するための第２図の各部信号の
波形図である。
波形図である。
制御信号CNA〜CNCが“L"となりバスドライバ回路10が動
作状態となっても、クロック信号CKが“H"の間は各バス
ドライバ回路10の出力端子（T0）は“H"であり、クロッ
ク信号CKが“L"になってはじめて制御信号（CNA〜CNC）
で選択されたバスドライバ回路10から出力信号（V0A〜V
0C）が出力される。
作状態となっても、クロック信号CKが“H"の間は各バス
ドライバ回路10の出力端子（T0）は“H"であり、クロッ
ク信号CKが“L"になってはじめて制御信号（CNA〜CNC）
で選択されたバスドライバ回路10から出力信号（V0A〜V
0C）が出力される。
従って、これら出力信号（V0A〜V0C）が同時に出力され
ることがなく、バスドライバ回路10間の貫通電流は発生
しない。
ることがなく、バスドライバ回路10間の貫通電流は発生
しない。
第４図は本発明の第２の実施例を示す回路図である。
この実施例は、第２のゲート回路3Aを、第１のゲート回
路２の出力信号とクロック信号CKとのOR演算をするゲー
ト回路とし、これに対応して第２のMOSFETQ3をＮ型とし
たもので、MOSFETQ1，Q3が共にＮ型で構成できるという
利点がある。
路２の出力信号とクロック信号CKとのOR演算をするゲー
ト回路とし、これに対応して第２のMOSFETQ3をＮ型とし
たもので、MOSFETQ1，Q3が共にＮ型で構成できるという
利点がある。
以上説明したように本発明は、クロック信号と同期して
制御信号のレベルを変化させ、制御信号により動作状態
となってもクロック信号が所定のレベルになるまで出力
端子を高レベル（“H"）に保持する構成とすることによ
り、複数の機能ブロックの出力端にそれぞれ本発明のバ
スドライバ回路を接続してこれら機能ブロックの出力信
号を選択し切換えて後段へ伝達するような場合でも、こ
れらバスドライバ回路間の貫通電流（過大電流）をなく
すことができ、消費電流の低減及び配線寿命の延伸をは
かることができる効果がある。
制御信号のレベルを変化させ、制御信号により動作状態
となってもクロック信号が所定のレベルになるまで出力
端子を高レベル（“H"）に保持する構成とすることによ
り、複数の機能ブロックの出力端にそれぞれ本発明のバ
スドライバ回路を接続してこれら機能ブロックの出力信
号を選択し切換えて後段へ伝達するような場合でも、こ
れらバスドライバ回路間の貫通電流（過大電流）をなく
すことができ、消費電流の低減及び配線寿命の延伸をは
かることができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図及
び第３図はそれぞれ第１の実施例の効果を説明するため
の応用回路のブロック図及びこの応用回路の各部信号の
波形図、第４図は本発明の第２の実施例を示す回路図、
第５図は従来のバスドライバ回路の一例を示す回路図、
第６図及び第７図はそれぞれ第５図に示されたバスドラ
イバ回路の課題を説明するための応用回路のブロック図
及び各部信号の波形図である。 １…NOT回路、2,3,3A,4〜６…ゲート回路、10,10A…バ
スドライバ回路、20A〜20C…機能ブロック、Q1〜Q3…MO
SFET。
び第３図はそれぞれ第１の実施例の効果を説明するため
の応用回路のブロック図及びこの応用回路の各部信号の
波形図、第４図は本発明の第２の実施例を示す回路図、
第５図は従来のバスドライバ回路の一例を示す回路図、
第６図及び第７図はそれぞれ第５図に示されたバスドラ
イバ回路の課題を説明するための応用回路のブロック図
及び各部信号の波形図である。 １…NOT回路、2,3,3A,4〜６…ゲート回路、10,10A…バ
スドライバ回路、20A〜20C…機能ブロック、Q1〜Q3…MO
SFET。
Claims (1)
- 【請求項１】入力信号のNOT演算をするNOT回路と、クロ
ック信号と同期してレベル変化する制御信号と前記NOT
回路の出力信号とのNOR演算をする第１のゲート回路
と、この第１のゲート回路の出力信号と前記クロック信
号とのNOR演算（又はOR演算）をする第２のゲート回路
と、前記入力信号，制御信号及びクロック信号のNOR演
算をする第３のゲート回路と、ソース・ドレインの一方
を第１の電源端子と接続し他方を出力端子と接続しゲー
トに前記第３のゲート回路の出力信号を入力してオン・
オフする一導電型の第１のMOSFETと、ソース・ドレイン
の一方を第２の電源端子と接続し他方を前記出力端子と
接続しゲートに前記第２のゲート回路の出力信号を入力
してオン・オフする逆導電型（又は一導電型）の第２の
MOSFETとを有することを特徴とするバスドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109651A JPH0716155B2 (ja) | 1988-05-02 | 1988-05-02 | バスドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109651A JPH0716155B2 (ja) | 1988-05-02 | 1988-05-02 | バスドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279630A JPH01279630A (ja) | 1989-11-09 |
| JPH0716155B2 true JPH0716155B2 (ja) | 1995-02-22 |
Family
ID=14515690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109651A Expired - Lifetime JPH0716155B2 (ja) | 1988-05-02 | 1988-05-02 | バスドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716155B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691201B1 (en) * | 2000-06-21 | 2004-02-10 | Cypress Semiconductor Corp. | Dual mode USB-PS/2 device |
-
1988
- 1988-05-02 JP JP63109651A patent/JPH0716155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01279630A (ja) | 1989-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6285213B1 (en) | Semiconductor integrated circuit device | |
| JPH04321319A (ja) | 出力パッドを駆動するための方法及び装置 | |
| US4823309A (en) | Data processing system with improved output function | |
| JPH0817037B2 (ja) | スタティックｒａｍの出力回路 | |
| JPH01317022A (ja) | 電源切り換え回路 | |
| JPH04130770A (ja) | 半導体集積回路 | |
| JPS63300623A (ja) | 半導体バツフア回路 | |
| US4488067A (en) | Tristate driver circuit with low standby power consumption | |
| JPH0876976A (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| US5587675A (en) | Multiclock controller | |
| JPH0716155B2 (ja) | バスドライバ回路 | |
| EP0215924B1 (en) | Clock signal control circuit | |
| JP3214462B2 (ja) | 半導体集積回路 | |
| JPS63120522A (ja) | 半導体集積回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JP3173489B2 (ja) | 半導体集積回路 | |
| JP2647923B2 (ja) | 論理回路 | |
| JPH0431443B2 (ja) | ||
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| KR200273011Y1 (ko) | 저전력레벨쉬프터 | |
| JPS6271097A (ja) | 半導体集積回路 | |
| JPH0619701B2 (ja) | 半加算回路 | |
| JPH04288874A (ja) | マスタスライスｌｓｉ |