JPH07161968A

JPH07161968A - ゲートターンオフサイリスタ

Info

Publication number: JPH07161968A
Application number: JP6229602A
Authority: JP
Inventors: Friedhelm Bauer; バウアーフリートヘルム; Peter Streit; シュトライトペーター
Original assignee: ABB Management AG
Current assignee: ABB Management AG
Priority date: 1993-10-30
Filing date: 1994-09-26
Publication date: 1995-06-23
Also published as: EP0651445A2; DE4337209A1; US5491351A

Abstract

(57)【要約】【目的】小さい導通状態電力損失及びターンオフ電力
損失を保存すると同時に、実質的に改良されたターンオ
フ容量、即ち、高電圧でのより高いターンオフ電流密度
を有し、それゆえに、保護回路の実質的縮小または排除
を有する、新規なターンオフパワー半導体コンポーネン
トを提供する。【構成】低い放出効率を有するカソードエミッタ
（７）を有しているＧＴＯが特定される。このカソード
エミッタ（７）は、電流フィラメントの形成に対して明
らかに増大した抵抗を供給する。結果として、相対的に
高いターンオフ電流密度が確実に得られる。加えて、全
電流におけるホール電流の部分は、１０％以上である。
これは、例えば、＜１μｍに浸透深さを、＜１０¹⁹ｃｍ
^-3にエッジ濃度を選択することによって達成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パワー半導体コンポー
ネントの分野に関し、特にターンオフパワー半導体コン
ポーネントに関する。

【０００２】

【従来の技術】ターンオフパワー半導体コンポーネント
は、よく知られており、例えば、Makoto Azuma et al.
による「ＧＴＯサイリスタ」（Proceedings of the IEE
E, Vol. 76, No. 4, April 1988 ）と表題された文献に
記載されている。この形式のターンオフパワー半導体コ
ンポーネントは、非常に多数のスタンダード・セル（st
andard cells）から構成され、かつ二つの主表面間に多
数の異なってドーピングされた層を有する。アノードか
ら始まって、ｎ型ベース及びｐ型ベースが、例えばｐ型
にドーピングされた、アノードエミッタに続く。ｎ型に
ドーピングされたカソードエミッタ領域は、ｐ型ベース
の中にリセス（recess）される。勿論、層は、逆にドー
ピングすることもできる。そのようなコンポーネント
は、ＧＴＯ（ゲートターンオフサイリスタ）としても知
られている。

【０００３】

【発明が解決しようとする課題】上述したゲートターン
オフサイリスタの場合には、アノードの方向におけるカ
ソードエミッタ領域の浸透深さ（penetration depth ）
は、最大エミッタ効率を結果として得るように選択され
る。これは、カソードエミッタが１０²⁰ｃｍ^-3のエッジ
濃度（edge concentration）及び約１０μｍのｐｎ接合
の深さを有することを提供することによって現今のＧＴ
Ｏにおける設計項目において達成される。結果は、エミ
ッタにおける少数キャリア電流の部分は、通常１％以下
である。高エミッタ効率ゆえに、エミッタの下の空間
は、非常に高いプラズマ密度で充填され、そしてこれ
は、要求される、低導通状態電力損失（low conducting
-state power losses ）を確実にする。しかしながら、
高いプラズマ密度は、特にターンオフの場合に、不安定
状態になる傾向がある。現今のＧＴＯに対する結果は、
制限されたターンオフ容量（limited turn-off capacit
y ）及び電流フィラメンテーション（current filament
ation ）であることが知られている。これらの欠点の影
響を制限するために、照射のような寿命縮小測定（life
-reducing measures）及び再結合中心の生成がＧＴＯで
行われる。更に、ＧＴＯのアノードは、ターンオフの間
にできるだけ速やかにプラズマを抽出するための強力ア
ノード短絡回路が設けられている。しかしながら、再結
合中心の生成と同様に、この測定は、実質的にコンポー
ネントの導通を悪化させる。従って、現今の寸法決めの
考えは、自己矛盾である。

【０００４】既に今日、しかし将来の応用におけるより
多くの部分では、パワー半導体コンポーネントの電流及
び電圧負荷可能性に高い要望がある。ここにおいて、上
述した欠点は、現今の、知られたＧＴＯに制限を設けて
いる。なぜならば、それらは電流フィラメントによる、
特に過度の高い局所負荷によって、破壊されうるからで
ある。この破壊を防ぐために、現今のＧＴＯは、拡張保
護回路（extensive protecting circuit）で動作されな
ければならない。従って、本発明の一つの目的は、小さ
い導通状態電力損失及びターンオフ電力損失を保存する
と同時に、実質的に改良されたターンオフ容量、即ち、
高電圧でのより高いターンオフ電流密度を有し、それゆ
えに、保護回路の実質的縮小または排除を有する、新規
なターンオフパワー半導体コンポーネントを提供するこ
とである。改良されたターンオフ容量は、駆動ユニット
の簡素化及び縮小にも反映される。

【０００５】

【課題を解決するための手段】本発明の上記目的は、特
にカソード側主表面、ｐ型ベース、ｎ型ベース及びｐ型
エミッタから開始してカソード側及びアノード側主表面
の間で、一連の異なってドーピングされた層と、ｐ型ベ
ースにリセスされかつ金属層で覆われた多数のｎ型エミ
ッタ領域によって形成されるカソードとを備えており、
カソードエミッタ領域は、低放出効率を有し、パワー半
導体を流れる電流における少数キャリアの部分は、カソ
ードエミッタ領域においておおよそ１０％以上であるタ
ーンオフパワー半導体コンポーネントによって達成され
る。本発明のターンオフパワー半導体コンポーネントに
おいて、カソードエミッタ領域は、高い放出効率の領域
によってそれらのエッジで囲まれており、これらの領域
の浸透深さは、カソードエミッタ領域の浸透深さのおお
よそ２倍であるように構成してもよい。本発明のターン
オフパワー半導体コンポーネントにおいて、カソードエ
ミッタ領域は、反対にドーピングされた型のカソードエ
ミッタ島によって浸透されるように構成してもよい。

【０００６】本発明のターンオフパワー半導体コンポー
ネントにおいて、ｐ型エミッタは、アノード短絡回路領
域によって浸透されるように構成してもよい。本発明の
ターンオフパワー半導体コンポーネントにおいて、ｎ型
にドーピングされたストップ層がｎ型ベースとアノード
エミッタの間に設けられるように構成してもよい。本発
明のターンオフパワー半導体コンポーネントにおいて、
アノードエミッタは、ｎ型にトーピングされたストップ
層によって囲まれる割込み領域として実施され、アノー
ド短絡回路領域は、アノードエミッタ領域とストップ層
領域を交互にしたファッションで設けられ、ｎ型ベース
は、アノードエミッタ領域を囲んでいるストップ層領域
とアノード短絡回路領域との間でアノード側主表面まで
浸透し、アノード側主表面を覆っているメタライゼーシ
ョンは、ｎ型ベースがアノード側主表面まで浸透する領
域内で絶縁領域によって割り込まれるように構成しても
よい。本発明のターンオフパワー半導体コンポーネント
において、金属層とカソード側主表面の間に拡散バリヤ
層が印加されるように構成してもよい。

【０００７】本発明のターンオフパワー半導体コンポー
ネントにおいて、拡散バリヤ層は、蒸着またはスパッタ
されたタングステン−チタンを含むように構成してもよ
い。本発明のターンオフパワー半導体コンポーネントに
おいて、おおよそ１％のシリコンで飽和したアルミニウ
ムが、カソードメタライゼーションとして用いられるよ
うに構成してもよい。本発明のターンオフパワー半導体
コンポーネントにおいて、カソードエミッタ領域の浸透
深さは、μｍの大きさであり、カソードエミッタ領域
は、１０¹⁹ｃｍ ^-3よりも少ないキャリア密度でドーピン
グされるように構成してもよい。

【０００８】

【作用】それゆえに、本発明の核心は、電流フィラメン
テーションによる不安定性が十分取り除かれるような設
計によりＧＴＯのカソードエミッタヲ構成することであ
ある。エミッタフィンガーの側方広がりを縮小する既知
の解決方法と比べて、カソードエミッタは、それが低い
エミッタ効率を有するように設計される。結果として、
カソードエミッタにおける全電流の１０％以上が、少数
キャリアによって運ばれる。電流フィラメントの典型で
ある高電流密度の場合には、エミッタドーピングプロフ
ァイルとエミッタメタライゼーションの上述した結合
は、エミッタ効率の強烈な低下（drastic worsening ）
を結果としてもたらす。しかしながら、動作電流密度で
のエミッタ効率の縮小は、無視できる程小さく、その結
果、条件は悪化しない。カソードエミッタの上述した特
性の効果は、構造における可能な電流密度不均等性の程
度の効率的な制限であり、その結果、電流フィラメント
は、コンポーネントの局所過負荷をもはや結果としても
たらさない。この増大した安定性は、ターンオフ電流を
増大することだけでなく、保護回路のコンポーネントを
縮小することにおいても肯定的な効果（positive effec
t ）を有する。

【０００９】本発明の核心がコンポーネントのアノード
側にも同様に適用されたならば、不変のブロッキング
（阻止）容量に関連して厚みを縮小することも可能であ
る。ターンオフ損失は、結果として強烈に縮小されう
る。実験は、固定された電流密度に対してターンオフ損
失が従来技術のように二次的（二乗）にはもはや増大せ
ず、電圧と共に線形的に増大するということを示してい
る。第１の例示的な実施例は、本発明によるカソードエ
ミッタ領域は、従来技術によるものよりも厚いエミッタ
部分によってそれらのエッジにおいて高い電流密度で飽
和している射出（saturating injection）により取り囲
まれている。改善された点弧特性（firing characteris
tics）が結果として得られる。更なる例示的な実施例に
おいて、カソードエミッタ領域は、反対にドーピングさ
れた島（islands ）によって浸透される。増大する電流
密度を伴う飽和している射出の同じ肯定的効果は、これ
ら反対にドーピングされた島によって達成される。この
例示的な実施例は、カソードエミッタ領域の深さを増大
させる。これはプロセス工学の点で主に利点がある。ア
ノード側の主表面上にアノード短絡回路を備えること
は、全ての設計において可能である。これらの短絡回路
は、アノード側ストップ層と結合させることが同様に可
能である。更に、全ての設計は、アノード側ストップ層
及び低放出効率のアノードエミッタで実行可能である。

【００１０】更なる例示的な実施例は、サブクレームの
結果として生ずる。それゆえに、本発明は、困難なくか
つ電流フィラメントなしで高電流及び電圧を抑制するこ
とができるターンオフパワー半導体コンポーネントを利
用可能にする。結果として、保護回路のコンポーネント
に関する経費は、縮小されうる。加えて、本発明による
パワー半導体コンポーネントは、相対的に低いターンオ
フ損失を有する。

【００１１】

【実施例】以下、添付した図面を参照して本発明のゲー
トターンオフサイリスタの実施例を詳細に説明する。な
お、各図において同一または対応する構成部分は、同じ
参照番号で指定されるものとする。図１は、本発明によ
るパワー半導体コンポーネント（１）の断面における詳
細を示す。多数の異なってドーピングされた層が、二つ
の主表面（２、３）の間に構成されている。カソード側
主表面（２）から開始して、ｐ型ベース（４）、ｎ型ベ
ース（５）、及びｐ型アノードエミッタ（８）が順々に
続く。アノードは、アノードメタライゼーション（１
０）によりアノード側主表面（３）上に覆われたアノー
ドエミッタ（８）によって形成される。カソード（６）
は、ｐ型ベース（４）にリセス（recess）されかつカソ
ードメタライゼーション（６）によって覆われるｎ＋型
にドーピングされたカソードエミッタ領域（７）によっ
て形成される。コンポーネントをオン及びオフにするこ
とを可能にするために、ゲートメタライゼーション（１
２）によって覆われかつそれと一緒にゲート電極を形成
するｐ＋型にドーピングされたゲート領域（１１）が追
加して設けられている。

【００１２】上述した説明は、一般的なゲートターンオ
フサイリスタ（ＧＴＯ）に関するものである。しかしな
がら、最大エミッタ効率を得るように設計され、その結
果として上述した欠点が持ちこまれ、そのために制限さ
れて使用される、一般的なＧＴＯと違い、本発明は、全
く異なるアプローチを採り入れる：最大効率を得るよう
にカソードエミッタ（７）を設計する代わりに、全電流
の増大と共に増大するホール電流の部分が再結合なしの
ファッションでカソードエミッタに浸透するような方法
で構成される。それゆえに、全電流の増大と共に、電子
の放出が停滞し、その結果全電流が、最大効率を得るべ
く設計された一般的なエミッタの場合よりも、順方向電
圧で実質的に弱く上昇する。このエミッタの特性は、例
えば、ｎ型にドーピングされた区域が、せいぜい２μｍ
程度の大きさの浸透深さを有するということを提供する
ことによって達成される。そのようなエミッタプロファ
イルの助けを借りて、少数キャリア、この場合にはホー
ルの少数キャリアの再結合を維持することにおける成功
が達成される。即ち、それはあまりにも小さいので全電
流のかなりの部分（＞１０％）がカソードエミッタにお
けるホールによって運ばれる。この情況が、現今のＧＴ
Ｏに比較すれば実質的に少ないホール電流の部分がター
ニングオフの目的でゲートを介して指向されることの理
由である。

【００１３】それゆえに、ホール電流の調整可能な部分
は、カソードエミッタの創意の表われた特徴のためにカ
ソードエミッタによって抽出されうる。上述のように、
結果としてゲートの機能は、実質的に軽減され、その結
果、普通の動作におけるターンオフの目的のためにより
少ないゲート電流が要求される。更に、電流フィラメン
トの発生が首尾よく防げる。本発明によるカソードエミ
ッタの既に述べた特徴に加えて、更に付け加えて重要な
点は、カソードエミッタとカソードメタルの間のコンタ
クト（接触）は、抵抗特性を有していないことである。
１０¹⁹ｃｍ^-3またはそれ以下のカソードエミッタの比較
的低いエッジ濃度のゆえに、アルミニウムによるメタラ
イゼーション中に、抵抗接触に比較して実質的に増大し
た抵抗で電流の流れに対抗する通称ショットキーバリヤ
（Schottky barrier）が形成される。上昇電流により上
昇する、非線形接触抵抗間の電圧降下は、エミッタ順方
向電圧を縮小し、その結果、カソードエミッタの放出が
更に弱まる。この非線形接触抵抗の効果は、ターンオフ
の間の電流密度分布における安定化効果が知られている
外部エミッタ安定抵抗の効果に匹敵する。好ましい例示
的な実施例によれば、安定抵抗の効果は、エミッタ特性
によって実質的に増強される。

【００１４】図１及び図２に示すように、アノードエミ
ッタ（８）は、連続的なｐ＋型にドーピングされた層と
して（図１参照）またはｎ＋型にドーピングされた短絡
回路によって浸透されて（図２参照）実施されうる。両
方のアノード構造は、更に、図４ａに示されるアノード
側ストップ層（１６）で実施されうる。更に、図３ａに
示されるように、カソードエミッタ（７）も、二つの部
分で実施されうる。この場合、エミッタ（７）は、その
エッジ領域で高い放出効率を有する。後者は、数μｍか
らあるμｍまでの浸透深さ及び１０¹⁹ｃｍ^-3以上のエッ
ジ濃度を有する。フィンガー形状のカソードエミッタ領
域（７）の場合、高い放出効率の領域（１４）は、フィ
ンガーを完全に取り囲むリング（環）をそれゆえに表わ
す。この構成は、図１のものと比べて改善された点弧特
性を有する。特に、高い放出効率の領域（１４）は、ゲ
ートコンタクト（１１，１２）の近傍に配置されてい
る。ターンオフにより、ゲートは、本質的に電荷キャリ
アをエミッタエッジ（１４）の下に引っ込める。エミッ
タ中央部（emitter center）は、電子放出なしでホール
電流の大部分に対して通過されうるので、プラズマのピ
ンチオフ（pinch-off ）効果は、通常の負の形式（usua
l negative form ）で発生しない。ターンオフ電流にお
ける増大は、それによって達成される。更に、高い放出
効率のエミッタエッジ（１４）のゆえに、上述した構造
は、図１に示す構造よりも低い順方向抵抗を有する。ア
ノード側では、連続的であるかまたは短絡回路（１３）
で浸透されたアノードエミッタ（８）が設けられうる。
両方のアノード構造は、図４ａに示すようにアノード側
ストップ層（１６）で更に実施されうる。

【００１５】アノードエミッタの上記及び更なる例示的
な実施例は、図４ａ及び図４ｂに示されている。アノー
ド側、ｎ型ベース（５）に組み込まれたｎ＋型にドーピ
ングされたストップ層（１６）は、阻止状態（blocking
state）において台形形状の電界強度分布（trapezoida
l field-strength distribution ）の構築を許容し、そ
れゆえに固定した最大阻止電圧における薄い基板の使用
を許容する。この結果として、導通状態電力損失（cond
ucting-state power losses ）及びスイッチング電力損
失は、この例示的実施例において非常に縮小されうる。
もしこの場合にアノードエミッタが、電子電流の大部分
に対してホール電流なしに通過されることも可能である
ならば、電荷キャリア抽出は、更に増大されうる。カソ
ードエミッタの場合において、この特性は、平坦でかつ
低くドーピングされたアノードエミッタ領域によって達
成されうる。しかしながら、効率的な電荷キャリア抽出
は、ストップ層（１６）に加えてアノード短絡回路（１
３）を供給することによっても達成されうる。ストップ
層（１６）の高い導電率（ｎ＋型にドーピングされた）
により、ｐ＋型エミッタ（８）の放出容量は、しかしな
がら、強硬に制限される。それにもかかわらず、十分に
大きな電圧降下を達成するために、アノードメタライゼ
ーション（１０）とストップ層（１６）の間に比較的高
い抵抗が生成されなければならない。その結果、図４ｂ
において、アノード側主表面（３）まで浸透するｎ型ベ
ースの領域は、絶縁領域（１７）によってアノードメタ
ライゼーション（１０）から絶縁される。

【００１６】透過型カソードエミッタ（７）の構造の更
なるデザイン（設計）は、図３ｂに示されている。本発
明によるエミッタ特性を得るために、エッジ濃度につい
て＜１０¹⁹ｃｍ^-3（例えば１０¹⁸ｃｍ^-3）の値、そして
浸透深さについてμｍの部分の値をを設定することが必
要である。しかしながら、これは二つの問題を生起す
る：第１に、そのように低くドーピングされたｎ型領域
のメタライゼーションの場合、非線形の、高い接触抵抗
が形成されて、ショットキーバリヤの発生の原因とな
る。前述したこのバリヤの肯定的な特性は、非常に低い
エッジ濃度の場合には、もはや受け入れることができな
い。更なる困難は、全体の品位を落す（全体を合金にす
る）こと及びそれに起因するｎ型領域の短絡回路化のリ
スク（犠牲）を伴うｎ型領域へのアルミニウムのインデ
ィフュージョン（indiffusion ）により起こる。従っ
て、透過型エミッタ領域（７）は、１０¹⁹ｃｍ^-3以上の
エッジ濃度及び１μｍ以上の浸透深さを有すべく連続す
ることが望ましい。本発明の意味におけるカソードエミ
ッタ（７）は、それにもかかわらず、反対の型にドーピ
ングされた非常に多数の島（１５）を比較的高い放出容
量で一般的なエミッタプロファイルにリセスすることに
よって達成されうる。これらの島（１５）は、ドーピン
グ高さに対応する少数キャリア寿命がまだ相対的に高い
エミッタ層（７）の深さまで浸透する。少数キャリア密
度も対応的に高い。少数キャリアは、それゆえにこれら
のインディフューズされた（indiffused）島（１５）を
介してエミッタを離れる。結果として、島（１５）の下
の領域（図面において濁点で強調してある）は、弱い電
子放出を有するエミッタ領域として作用する。このデザ
インは、普通に高い効率のエッジ領域に島を設けないこ
とによって図３ａによる構造についても使用されうる。

【００１７】カソードエミッタの更なる例示的実施例
は、最後に図５ａ〜図５ｃに示されている。非常に平坦
なカソードエミッタ（７）の場合において上述した全体
の品位を落す（全体を合金にする）ことを防ぐために、
メタライゼーション（９）とカソードエミッタ（７）の
間に拡散バリヤ層（１８）を設けることが付け加えて可
能である。この拡散バリヤ層は、例えば、蒸着またはス
パッタされかつ続いて構築されたタングステン−チタン
を備えている。アルミニウムの全体の品位を落す（全体
を合金にする）ことを防ぐ別の可能性は、１％のシリコ
ンで既に飽和したアルミニウムを用いることである。一
般に、上述した全てのカソードデザイン（図１、図３
ａ、図３ｂ、及び図５ａ〜図５ｃ）は、全てのアノード
デザイン（図２、図４ａ及び図４ｂ）と組合せることが
できる。それゆえに、本発明は、従来のエキスパートの
意見とは反対に、本発明によるエミッタは、ＧＴＯの場
合でさえも利点的に適用され、そして特に、高ターンオ
フ電流密度、低ゲート電流、回路素子に関する低経費、
及びほんのわずかな静的及び動的損失の利点を伴うとい
う驚くべき効果に到達する。

【００１８】明らかに本発明の多数の変更及び変形が上
述した教示に照らして可能である。添付された特許請求
の範囲内で、特定的にここで記述されたものとは別な方
法で本発明が実施されうるということは、従って理解さ
れる。

【００１９】

【発明の効果】本発明のターンオフパワー半導体コンポ
ーネントは、特にカソード側主表面、ｐ型ベース、ｎ型
ベース及びｐ型エミッタから開始してカソード側及びア
ノード側主表面の間で、一連の異なってドーピングされ
た層と、ｐ型ベースにリセスされかつ金属層で覆われた
多数のｎ型エミッタ領域によって形成されるカソードと
を備えており、カソードエミッタ領域は、低放出効率を
有し、パワー半導体を流れる電流における少数キャリア
の部分は、カソードエミッタ領域においておおよそ１０
％以上であるように構成されるので、ほんのわずかな静
的及び動的損失で、高いターンオフ電流密度及び低いゲ
ート電流を得ることができ、かつ低経費の回路素子を用
いて構成することができる。

【図面の簡単な説明】

【図１】本発明によるパワー半導体コンポーネントの詳
細を示す部分図である。

【図２】本発明によるパワー半導体コンポーネントの一
変形例を示す図である。

【図３】図３ａ及び３ｂからなり、本発明によるパワー
半導体コンポーネントのカソードの変形例を示す図であ
る。

【図４】図４ａ及び４ｂからなり、本発明によるパワー
半導体コンポーネントのアノード構造の一変形例を示す
図である。

【図５】図５ａ、５ｂ及び５ｃからなり、本発明による
パワー半導体コンポーネントのアノード構造の他の変形
例を示す図である。

【符号の説明】

１パワー半導体コンポーネント２カソード側主表面３アノード側主表面４ｐ型ベース５ｎ型ベース６カソード７カソードエミッタ領域８アノードエミッタ９カソードメタライゼーション１０アノードメタライゼーション１１ゲート領域１２ゲートメタライゼーション１３アノード短絡回路領域１４高放出効率のカソードエミッタ領域１５ｐ＋型カソードエミッタ島１６アノード側ストップ層１７絶縁領域１８拡散バリヤ層

Claims

【特許請求の範囲】

【請求項１】特にカソード側主表面、ｐ型ベース、ｎ
型ベース及びｐ型エミッタから開始してカソード側及び
アノード側主表面の間で、一連の異なってドーピングさ
れた層と、前記ｐ型ベースにリセスされかつ金属層で覆
われた多数のｎ型エミッタ領域によって形成されるカソ
ードとを備えており、前記カソードエミッタ領域は、低
放出効率を有し、パワー半導体を流れる電流における少
数キャリアの部分は、カソードエミッタ領域においてお
およそ１０％以上であることを特徴とするターンオフパ
ワー半導体コンポーネント。
【請求項２】前記カソードエミッタ領域は、高い放出
効率の領域によってそれらのエッジで囲まれており、こ
れらの領域の浸透深さは、該カソードエミッタ領域の浸
透深さのおおよそ２倍であることを特徴とする請求項１
に記載のターンオフパワー半導体コンポーネント。
【請求項３】前記カソードエミッタ領域は、反対にド
ーピングされた型のカソードエミッタ島によって浸透さ
れることを特徴とする請求項１に記載のターンオフパワ
ー半導体コンポーネント。
【請求項４】前記ｐ型エミッタは、アノード短絡回路
領域によって浸透されることを特徴とする請求項１、２
または３のいずれか一項に記載のターンオフパワー半導
体コンポーネント。
【請求項５】ｎ型にドーピングされたストップ層が前
記ｎ型ベースと前記アノードエミッタの間に設けられる
ことを特徴とする請求項１、２または３のいずれか一項
に記載のターンオフパワー半導体コンポーネント。
【請求項６】前記アノードエミッタは、ｎ型にトーピ
ングされたストップ層によって囲まれる割込み領域とし
て実施され、前記アノード短絡回路領域は、該アノード
エミッタ領域とストップ層領域を交互にしたファッショ
ンで設けられ、前記ｎ型ベースは、前記アノードエミッ
タ領域を囲んでいる前記ストップ層領域と前記アノード
短絡回路領域との間で前記アノード側主表面まで浸透
し、前記アノード側主表面を覆っているメタライゼーシ
ョンは、前記ｎ型ベースが前記アノード側主表面まで浸
透する領域内で絶縁領域によって割り込まれることを特
徴とする請求項１、２または３のいずれか一項に記載の
ターンオフパワー半導体コンポーネント。
【請求項７】前記金属層と前記カソード側主表面の間
に拡散バリヤ層が印加されることを特徴とする請求項１
から６のいずれか一項に記載のターンオフパワー半導体
コンポーネント。
【請求項８】前記拡散バリヤ層は、蒸着またはスパッ
タされたタングステン−チタンを含むことを特徴とする
請求項７に記載のターンオフパワー半導体コンポーネン
ト。
【請求項９】おおよそ１％のシリコンで飽和したアル
ミニウムが、カソードメタライゼーションとして用いら
れることを特徴とする請求項１から６のいずれか一項に
記載のターンオフパワー半導体コンポーネント。
【請求項１０】前記カソードエミッタ領域の浸透深さ
は、μｍの大きさであり、該カソードエミッタ領域は、
１０¹⁹ｃｍ^-3よりも少ないキャリア密度でドーピングさ
れることを特徴とする請求項７または９に記載のターン
オフパワー半導体コンポーネント。