JPH07161976A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07161976A JPH07161976A JP30367093A JP30367093A JPH07161976A JP H07161976 A JPH07161976 A JP H07161976A JP 30367093 A JP30367093 A JP 30367093A JP 30367093 A JP30367093 A JP 30367093A JP H07161976 A JPH07161976 A JP H07161976A
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Abstract
(57)【要約】
【目的】 ポリサイド構造を有する半導体装置およびそ
の製造方法を提供する。 【構成】 Si基板１上にゲート酸化膜２を介して堆積さ
れた下地の多結晶Si膜３の上にシリサイド膜４を形成し
てなるポリサイド構造を有する半導体装置において、前
記シリサイド膜４の上にアモルファスSi膜５を形成した
後、酸化膜６を形成することにより、表面が平滑で良好
なコンタクト特性のゲート電極を得ることができる。
の製造方法を提供する。 【構成】 Si基板１上にゲート酸化膜２を介して堆積さ
れた下地の多結晶Si膜３の上にシリサイド膜４を形成し
てなるポリサイド構造を有する半導体装置において、前
記シリサイド膜４の上にアモルファスSi膜５を形成した
後、酸化膜６を形成することにより、表面が平滑で良好
なコンタクト特性のゲート電極を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特にポリサイド構造を有する半導体装
置およびその製造方法に関する。
製造方法に係り、特にポリサイド構造を有する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタのゲート電
極として、その低抵抗化を図るために、多結晶Si膜の上
に形成されたシリサイド膜からなるポリサイド構造を有
する電極が用いられている。ここで、従来のポリサイド
構造を有するゲート電極の製造方法について図３を用い
て説明する。
極として、その低抵抗化を図るために、多結晶Si膜の上
に形成されたシリサイド膜からなるポリサイド構造を有
する電極が用いられている。ここで、従来のポリサイド
構造を有するゲート電極の製造方法について図３を用い
て説明する。
【０００３】まず、図３(a) に示すようにSi基板１を熱
酸化して、ゲート酸化膜２を形成（図３(b) ）する。Si
H4ガスを用いた減圧ＣＶＤ法（以下、ＬＰＣＶＤ法と略
称する）で620 ℃で多結晶Si膜３を2000Å堆積（図３
(c) ）し、ついで図３(d) に示すようにＰのイオン注入
を行い、アニールして活性化する（図３(e) ）。なお、
このＰイオン注入およびアニールの工程の代わりに、PO
Cl3 を多結晶Si膜３上に堆積した後、Ｐを拡散させる方
法もある。
酸化して、ゲート酸化膜２を形成（図３(b) ）する。Si
H4ガスを用いた減圧ＣＶＤ法（以下、ＬＰＣＶＤ法と略
称する）で620 ℃で多結晶Si膜３を2000Å堆積（図３
(c) ）し、ついで図３(d) に示すようにＰのイオン注入
を行い、アニールして活性化する（図３(e) ）。なお、
このＰイオン注入およびアニールの工程の代わりに、PO
Cl3 を多結晶Si膜３上に堆積した後、Ｐを拡散させる方
法もある。
【０００４】ついで、WF6 ガスとSiH4ガスを用いたＣＶ
Ｄ法によって450 ℃の温度で、図３(f) に示すようにシ
リサイド（ WSix ）膜４を堆積し、目的の形状にパター
ニングした後ゲート加工する（図３(g) ）。さらに、Si
H4ガスとN2O ガスを用いたＬＰＣＶＤ法によって785 ℃
で、サイドウォールを形成するための酸化膜６を堆積す
る（図３(h) ）。このとき、シリサイド膜４は熱処理さ
れることによって結晶化したシリサイド膜４ａとなる。
Ｄ法によって450 ℃の温度で、図３(f) に示すようにシ
リサイド（ WSix ）膜４を堆積し、目的の形状にパター
ニングした後ゲート加工する（図３(g) ）。さらに、Si
H4ガスとN2O ガスを用いたＬＰＣＶＤ法によって785 ℃
で、サイドウォールを形成するための酸化膜６を堆積す
る（図３(h) ）。このとき、シリサイド膜４は熱処理さ
れることによって結晶化したシリサイド膜４ａとなる。
【０００５】そして、ドライエッチによって図３(i) に
示すように酸化膜６をエッチバックする。引き続き、図
３(j) に示すようにソース／ドレインにイオン注入し、
このソース／ドレインの結晶回復アニールを800 ℃で行
う（図３(k) ）。
示すように酸化膜６をエッチバックする。引き続き、図
３(j) に示すようにソース／ドレインにイオン注入し、
このソース／ドレインの結晶回復アニールを800 ℃で行
う（図３(k) ）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
たポリサイド形成方法では以下のような問題がある。 サイドウォール用の酸化膜６を堆積する時（前出図
３(h) ）に、シリサイド膜４中の過剰Siが下地の多結晶
Si膜３に不均一拡散し、サイドウォール用の酸化膜６を
堆積した後の多結晶Si膜３の膜厚が、図４に示すように
不均一になるという問題がある。これは、酸化膜６の堆
積温度が上記のように785 ℃であり、この温度において
過剰Siは容易に拡散するのであるが、シリサイド膜４表
面には酸化膜６が形成されるため、過剰Siはシリサイド
膜４表面に拡散せずに下地の多結晶Si膜３の方へ拡散す
ることになり、問題を引き起こすのである。 また、ソース／ドレインのアニール時（前出図３
(k) ）に、シリサイド膜４ａが入炉の巻き込み酸素によ
り異常酸化するという問題がある。これは、サイドウォ
ール形成時（前出図３(h) ）で拡散した過剰Siがシリサ
イド膜４ａの表面で欠乏しているため、シリサイド膜４
ａのＷが酸化されることになり、異常酸化という問題を
引き起こすのである。
たポリサイド形成方法では以下のような問題がある。 サイドウォール用の酸化膜６を堆積する時（前出図
３(h) ）に、シリサイド膜４中の過剰Siが下地の多結晶
Si膜３に不均一拡散し、サイドウォール用の酸化膜６を
堆積した後の多結晶Si膜３の膜厚が、図４に示すように
不均一になるという問題がある。これは、酸化膜６の堆
積温度が上記のように785 ℃であり、この温度において
過剰Siは容易に拡散するのであるが、シリサイド膜４表
面には酸化膜６が形成されるため、過剰Siはシリサイド
膜４表面に拡散せずに下地の多結晶Si膜３の方へ拡散す
ることになり、問題を引き起こすのである。 また、ソース／ドレインのアニール時（前出図３
(k) ）に、シリサイド膜４ａが入炉の巻き込み酸素によ
り異常酸化するという問題がある。これは、サイドウォ
ール形成時（前出図３(h) ）で拡散した過剰Siがシリサ
イド膜４ａの表面で欠乏しているため、シリサイド膜４
ａのＷが酸化されることになり、異常酸化という問題を
引き起こすのである。
【０００７】本発明は、上記のような従来技術の有する
課題を解決したものであって、過剰Siの拡散をシリサイ
ド膜表面方向に行うようにした半導体装置およびその製
造方法を提供することを目的とする。
課題を解決したものであって、過剰Siの拡散をシリサイ
ド膜表面方向に行うようにした半導体装置およびその製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の態様は、
Si基板上にゲート酸化膜を介して堆積された下地の多結
晶Si膜の上にシリサイド膜を形成してなるポリサイド構
造を有する半導体装置において、前記シリサイド膜の上
に多結晶Si膜および／またはアモルファスSi膜を形成し
てなることを特徴とする半導体装置である。
Si基板上にゲート酸化膜を介して堆積された下地の多結
晶Si膜の上にシリサイド膜を形成してなるポリサイド構
造を有する半導体装置において、前記シリサイド膜の上
に多結晶Si膜および／またはアモルファスSi膜を形成し
てなることを特徴とする半導体装置である。
【０００９】また、本発明の第２の態様は、Si基板上に
ポリサイド構造を有する半導体装置を製造する方法にお
いて、前記Si基板にゲート酸化膜を介して下地の多結晶
Si膜を堆積したのち、該多結晶Si膜上にシリサイド膜を
形成し、さらに該シリサイド膜の上に多結晶Si膜を形成
したことを特徴とする半導体装置の製造方法である。
ポリサイド構造を有する半導体装置を製造する方法にお
いて、前記Si基板にゲート酸化膜を介して下地の多結晶
Si膜を堆積したのち、該多結晶Si膜上にシリサイド膜を
形成し、さらに該シリサイド膜の上に多結晶Si膜を形成
したことを特徴とする半導体装置の製造方法である。
【００１０】
【作 用】本発明によれば、シリサイド膜上に多結晶Si
膜および／またはアモルファスSi膜を形成するようにし
たので、過剰Siの拡散がシリサイド膜表面の多結晶Si膜
および／またはアモルファスSi膜と下地の多結晶Si膜を
種として拡散が始まる。この拡散により、シリサイド膜
表面の多結晶Si膜および／またはアモルファスSi膜と下
地の多結晶Si膜が成長することになる。このとき、過剰
Siの下地多結晶Si膜への拡散量は、シリサイド膜表面方
向に拡散している分だけ従来法より少なくなる。
膜および／またはアモルファスSi膜を形成するようにし
たので、過剰Siの拡散がシリサイド膜表面の多結晶Si膜
および／またはアモルファスSi膜と下地の多結晶Si膜を
種として拡散が始まる。この拡散により、シリサイド膜
表面の多結晶Si膜および／またはアモルファスSi膜と下
地の多結晶Si膜が成長することになる。このとき、過剰
Siの下地多結晶Si膜への拡散量は、シリサイド膜表面方
向に拡散している分だけ従来法より少なくなる。
【００１１】なお、過剰Siの少ない拡散は下地の多結晶
Si膜の膜厚を不均一にするまでには至らない小さなもの
である。また、シリサイド膜表面に形成された多結晶Si
膜および／またはアモルファスSi膜も同様に膜厚は均一
のままである。したがって、サイドウォール形成後のゲ
ート電極の膜厚の不均一化を回避することが可能とな
る。
Si膜の膜厚を不均一にするまでには至らない小さなもの
である。また、シリサイド膜表面に形成された多結晶Si
膜および／またはアモルファスSi膜も同様に膜厚は均一
のままである。したがって、サイドウォール形成後のゲ
ート電極の膜厚の不均一化を回避することが可能とな
る。
【００１２】さらに、本発明によれば、サイドウォール
形成後シリサイド膜表面上に多結晶Si膜および／または
アモルファスSi膜が形成されていることになる。この状
態ではシリサイド膜は完全に雰囲気に曝されていない。
したがって、この状態でソース／ドレインアニールを行
ってもシリサイド膜が酸化されるだけであって、シリサ
イド膜中のタングステンは酸化されることはないから、
シリサイド膜の異常酸化を防止することができる。
形成後シリサイド膜表面上に多結晶Si膜および／または
アモルファスSi膜が形成されていることになる。この状
態ではシリサイド膜は完全に雰囲気に曝されていない。
したがって、この状態でソース／ドレインアニールを行
ってもシリサイド膜が酸化されるだけであって、シリサ
イド膜中のタングステンは酸化されることはないから、
シリサイド膜の異常酸化を防止することができる。
【００１３】
【実施例】以下に、本発明の実施例について図１を参照
して説明する。まず、図１(a) に示すようにSi基板１を
熱酸化して、ゲート酸化膜２を形成（図１(b) ）し、Ｌ
ＰＣＶＤ法でSiH4ガスを用いて620 ℃で多結晶Si膜３を
2000Å堆積（図１(c) ）する。多結晶Si膜３中にＰをイ
オン注入して、活性化のアニール（図１(d) ）を行う。
して説明する。まず、図１(a) に示すようにSi基板１を
熱酸化して、ゲート酸化膜２を形成（図１(b) ）し、Ｌ
ＰＣＶＤ法でSiH4ガスを用いて620 ℃で多結晶Si膜３を
2000Å堆積（図１(c) ）する。多結晶Si膜３中にＰをイ
オン注入して、活性化のアニール（図１(d) ）を行う。
【００１４】つぎに、図１(e) に示すように、シリサイ
ド膜４をＣＶＤ法でWF6 ガスとSiH4ガスを用いて450 ℃
で、2000Å堆積する。このシリサイド膜４上に、ＬＰＣ
ＶＤ法でSiH4ガスを用いて550 ℃でたとえば200 Åのア
モルファスSi膜５を堆積（図１(f) ）する。なお、この
アモルファスSi膜５の形成には、まず多結晶Si膜を形成
した後、Si, Sb, As, Ｐ，Ｂ，BF2, Ge などの原子・分
子を注入することにより、多結晶Si膜をアモルファス化
して形成するようにしてもよい。アモルファスSi膜５の
膜厚は薄いのが望ましく、たとえば100 Å程度でもよ
い。
ド膜４をＣＶＤ法でWF6 ガスとSiH4ガスを用いて450 ℃
で、2000Å堆積する。このシリサイド膜４上に、ＬＰＣ
ＶＤ法でSiH4ガスを用いて550 ℃でたとえば200 Åのア
モルファスSi膜５を堆積（図１(f) ）する。なお、この
アモルファスSi膜５の形成には、まず多結晶Si膜を形成
した後、Si, Sb, As, Ｐ，Ｂ，BF2, Ge などの原子・分
子を注入することにより、多結晶Si膜をアモルファス化
して形成するようにしてもよい。アモルファスSi膜５の
膜厚は薄いのが望ましく、たとえば100 Å程度でもよ
い。
【００１５】また、このアモルファスSi膜５の形成に
は、SiH4ガスの代わりにSi2H6 ガスを用いてもよい。こ
のときのアモルファスSi膜５はたとえば480 ℃で堆積す
ることができる。なお、アモルファスSi膜５の代わりに
多結晶Si膜を200 Å堆積するようにしてもよい。その堆
積条件としては、たとえばSiH4ガスを用いたＬＰＣＶＤ
法で620 ℃で形成できる。
は、SiH4ガスの代わりにSi2H6 ガスを用いてもよい。こ
のときのアモルファスSi膜５はたとえば480 ℃で堆積す
ることができる。なお、アモルファスSi膜５の代わりに
多結晶Si膜を200 Å堆積するようにしてもよい。その堆
積条件としては、たとえばSiH4ガスを用いたＬＰＣＶＤ
法で620 ℃で形成できる。
【００１６】そして、図１(g) に示すように、目的の形
状にパターニングした後ゲート加工する。サイドウォー
ル形成用の酸化膜６をSiH4ガスとN2O ガスを用いたＬＰ
ＣＶＤ法によって、785 ℃で1500Å堆積する（図１(h)
）。このとき、シリサイド膜４中の過剰Siがシリサイ
ド膜４表面と下地の多結晶Si膜３界面の両方へ拡散して
いく。同時に、シリサイド膜４は結晶化されたシリサイ
ド膜４ａとなる。
状にパターニングした後ゲート加工する。サイドウォー
ル形成用の酸化膜６をSiH4ガスとN2O ガスを用いたＬＰ
ＣＶＤ法によって、785 ℃で1500Å堆積する（図１(h)
）。このとき、シリサイド膜４中の過剰Siがシリサイ
ド膜４表面と下地の多結晶Si膜３界面の両方へ拡散して
いく。同時に、シリサイド膜４は結晶化されたシリサイ
ド膜４ａとなる。
【００１７】このとき、過剰Siは下地の多結晶Si膜３方
向へは少ししか拡散しないので、多結晶Si膜３はほぼ均
一に増加する。シリサイド膜４ａ表面上のアモルファス
Si膜５も同様に均一に増加する。なお、アモルファスSi
膜は多結晶Si膜よりも過剰Si拡散時の応力を緩和するの
で、過剰Siの不均一拡散の抑制効果はアモルファスSi膜
の方が大きく、それゆえ多結晶Si膜よりもアモルファス
Si膜の方が望ましいといえる。
向へは少ししか拡散しないので、多結晶Si膜３はほぼ均
一に増加する。シリサイド膜４ａ表面上のアモルファス
Si膜５も同様に均一に増加する。なお、アモルファスSi
膜は多結晶Si膜よりも過剰Si拡散時の応力を緩和するの
で、過剰Siの不均一拡散の抑制効果はアモルファスSi膜
の方が大きく、それゆえ多結晶Si膜よりもアモルファス
Si膜の方が望ましいといえる。
【００１８】さらに、図１(i) に示すように、サイドウ
ォールをエッチバック後、ソース／ドレインにイオン注
入を行い、ソース／ドレインのアニールを行う。このと
き、シリサイド膜４ａ表面はアモルファスSi膜５によっ
ておおわれているから雰囲気に直接曝されることがな
く、したがって、入炉時の巻き込み酸素等による異常酸
化を起こすことはない。
ォールをエッチバック後、ソース／ドレインにイオン注
入を行い、ソース／ドレインのアニールを行う。このと
き、シリサイド膜４ａ表面はアモルファスSi膜５によっ
ておおわれているから雰囲気に直接曝されることがな
く、したがって、入炉時の巻き込み酸素等による異常酸
化を起こすことはない。
【００１９】なお、従来法では、サイドウォールエッチ
バック後のシリサイド膜表面の凹凸が、図２(a) に示す
ようにシリサイド膜４ａ中に結晶粒４ｂが形成されるこ
とにより粗いのであるが、本発明法では図２(b) に示す
ように、シリサイド膜４ａの表面にアモルファスSi膜５
が形成されているのでシリサイド膜の結晶粒４ｂを覆う
ことになり、平滑な電極表面を形成することができる。
したがって、良好なコンタクト形成が可能になる。
バック後のシリサイド膜表面の凹凸が、図２(a) に示す
ようにシリサイド膜４ａ中に結晶粒４ｂが形成されるこ
とにより粗いのであるが、本発明法では図２(b) に示す
ように、シリサイド膜４ａの表面にアモルファスSi膜５
が形成されているのでシリサイド膜の結晶粒４ｂを覆う
ことになり、平滑な電極表面を形成することができる。
したがって、良好なコンタクト形成が可能になる。
【００２０】また、本発明法ではシリサイド膜４ａ表面
にアモルファスSi膜５が形成されていることにより、ア
ンモニア過水等の各洗浄工程によるシリサイド膜のエッ
チングを防止することも可能である。シリサイド膜４ａ
表面に形成されたアモルファスSi膜５の低抵抗化は、サ
イドウォール形成時の熱処理で下地の多結晶Si膜３中に
含まれたＰがシリサイド膜４ａ中を拡散して表面まで達
するので、サイドウォール形成時に活性化され、低抵抗
にすることができる。この低抵抗化のためにも、シリサ
イド膜４ａ上のアモルファスSi膜５を形成する方が多結
晶Si膜を用いる場合よりも効果的である。
にアモルファスSi膜５が形成されていることにより、ア
ンモニア過水等の各洗浄工程によるシリサイド膜のエッ
チングを防止することも可能である。シリサイド膜４ａ
表面に形成されたアモルファスSi膜５の低抵抗化は、サ
イドウォール形成時の熱処理で下地の多結晶Si膜３中に
含まれたＰがシリサイド膜４ａ中を拡散して表面まで達
するので、サイドウォール形成時に活性化され、低抵抗
にすることができる。この低抵抗化のためにも、シリサ
イド膜４ａ上のアモルファスSi膜５を形成する方が多結
晶Si膜を用いる場合よりも効果的である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
シリサイド膜上に多結晶Si膜および／またはアモルファ
スSi膜を形成してゲート電極を形成するようにしたの
で、その後の熱処理時におけるゲート電極の膜厚を均一
化するとともに、シリサイド膜の異常酸化を防止するこ
とが可能である。
シリサイド膜上に多結晶Si膜および／またはアモルファ
スSi膜を形成してゲート電極を形成するようにしたの
で、その後の熱処理時におけるゲート電極の膜厚を均一
化するとともに、シリサイド膜の異常酸化を防止するこ
とが可能である。
【００２２】また、シリサイド膜表面は多結晶Si膜およ
び／またはアモルファスSi膜でおおわれているので、平
滑なゲート電極の表面形状を形成することができ、良好
なコンタクト特性を得ることができる。さらに、各工程
間で行われる洗浄工程でのシリサイド膜のエッチング量
を抑制することが可能である。
び／またはアモルファスSi膜でおおわれているので、平
滑なゲート電極の表面形状を形成することができ、良好
なコンタクト特性を得ることができる。さらに、各工程
間で行われる洗浄工程でのシリサイド膜のエッチング量
を抑制することが可能である。
【図１】本発明の実施例の工程を示す断面図である。
【図２】ゲート電極の形成を示す断面図である。
【図３】従来の工程を示す断面図である。
【図４】従来のゲート電極の形状を示す断面図である。
１ Si基板 ２ ゲート酸化膜 ３ 多結晶Si膜 ４ シリサイド膜 ４ａ 結晶化されたシリサイド膜 ４ｂ シリサイド膜の結晶粒 ５ アモルファスSi膜 ６ 酸化膜
Claims (4)
- 【請求項１】 Si基板上にゲート酸化膜を介して堆積
された下地の多結晶Si膜の上にシリサイド膜を形成して
なるポリサイド構造を有する半導体装置において、前記
シリサイド膜の上に多結晶Si膜および／またはアモルフ
ァスSi膜を形成してなることを特徴とする半導体装置。 - 【請求項２】 Si基板上にポリサイド構造を有する半
導体装置を製造する方法において、前記Si基板にゲート
酸化膜を介して下地の多結晶Si膜を堆積したのち、該多
結晶Si膜上にシリサイド膜を形成し、さらに該シリサイ
ド膜の上に多結晶Si膜を形成したことを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記シリサイド膜上の多結晶Si膜にS
i, Sb, As, Ｐ，Ｂ，BF2, Ge などの原子・分子を注入
してアモルファス化することを特徴とする請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記シリサイド膜上に多結晶Si膜の代
わりにアモルファスSi膜を形成したことを特徴とする請
求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30367093A JPH07161976A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30367093A JPH07161976A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161976A true JPH07161976A (ja) | 1995-06-23 |
Family
ID=17923818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30367093A Pending JPH07161976A (ja) | 1993-12-03 | 1993-12-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161976A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
-
1993
- 1993-12-03 JP JP30367093A patent/JPH07161976A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
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