JP2000294775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板上に形成される金属シリサイド膜
の異常酸化を抑止することのできる半導体装置の製造方
法を提供すること。 【解決手段】 半導体基板１上に金属シリサイド膜４、
５を形成した後、ＳｉXＨY ＣｌZ （Ｘ、Ｙ、Ｚは各元
素の組成比）雰囲気中でアニール処理を行うことによ
り、金属シリサイド膜４、５の結晶性を改善し、かつＳ
ｉX ＨY ＣｌZ ガス中のＳｉが金属シリサイド膜４、５
に供給されるので、成膜後の金属シリサイド膜４、５の
Ｓｉ含有量を多くすることができる。これにより、以後
の熱処理を経て高温酸素雰囲気に曝されても金属シリサ
イド膜４、５には異常酸化が発生しない。
の異常酸化を抑止することのできる半導体装置の製造方
法を提供すること。 【解決手段】 半導体基板１上に金属シリサイド膜４、
５を形成した後、ＳｉXＨY ＣｌZ （Ｘ、Ｙ、Ｚは各元
素の組成比）雰囲気中でアニール処理を行うことによ
り、金属シリサイド膜４、５の結晶性を改善し、かつＳ
ｉX ＨY ＣｌZ ガス中のＳｉが金属シリサイド膜４、５
に供給されるので、成膜後の金属シリサイド膜４、５の
Ｓｉ含有量を多くすることができる。これにより、以後
の熱処理を経て高温酸素雰囲気に曝されても金属シリサ
イド膜４、５には異常酸化が発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に金
属シリサイド膜を有する半導体装置の製造方法にに関
し、更に詳しくは金属シリサイド膜の異常酸化を抑制す
る半導体装置の製造方法に関する。
属シリサイド膜を有する半導体装置の製造方法にに関
し、更に詳しくは金属シリサイド膜の異常酸化を抑制す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】図４は、金属シリサイド膜を用いた従来
の半導体装置の製造方法を説明する模式断面図であり、
半導体装置としては例えばＭＯＳトランジスタであり、
そのゲート電極の形成工程を示す。
の半導体装置の製造方法を説明する模式断面図であり、
半導体装置としては例えばＭＯＳトランジスタであり、
そのゲート電極の形成工程を示す。
【０００３】図４Ａを参照して、先ずＳｉ基板１の表面
上にゲート酸化膜（ＳｉＯ2 膜）２が、膜厚約５ｎｍで
成膜される。そして、ゲート酸化膜２の上に、例えばリ
ンがドープ（添加）され低抵抗化されたポリシリコン膜
３を、次に示す条件でのＣＶＤ法で約１００ｎｍ成膜す
る。その条件は、基板温度６２０℃、処理室内圧力１
０．６ｋＰａ、ゲート酸化膜２上に供給するガス及びそ
れぞれの流量は、ＳｉＨ 4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓ
ｌｍ／１０ｓｌｍ／２０ｓｃｃｍ、となっている。
上にゲート酸化膜（ＳｉＯ2 膜）２が、膜厚約５ｎｍで
成膜される。そして、ゲート酸化膜２の上に、例えばリ
ンがドープ（添加）され低抵抗化されたポリシリコン膜
３を、次に示す条件でのＣＶＤ法で約１００ｎｍ成膜す
る。その条件は、基板温度６２０℃、処理室内圧力１
０．６ｋＰａ、ゲート酸化膜２上に供給するガス及びそ
れぞれの流量は、ＳｉＨ 4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓ
ｌｍ／１０ｓｌｍ／２０ｓｃｃｍ、となっている。
【０００４】ポリシリコン膜３は半導体であるため、リ
ンドープを施してもその低抵抗化には限界がある。そこ
で、ポリシリコン膜３の上にタングステン等の高融点金
属とシリコンとの化合物であるタングステンシリサイド
（ＷＳｉX ）等の金属シリサイド膜を積層して、すなわ
ちポリサイド構造のゲート電極を構成して、更なる低抵
抗化を図っている。
ンドープを施してもその低抵抗化には限界がある。そこ
で、ポリシリコン膜３の上にタングステン等の高融点金
属とシリコンとの化合物であるタングステンシリサイド
（ＷＳｉX ）等の金属シリサイド膜を積層して、すなわ
ちポリサイド構造のゲート電極を構成して、更なる低抵
抗化を図っている。
【０００５】ＷＳｉX 膜は、ポリシリコン膜３の上に形
成された第１のＷＳｉX 膜４とこの上に形成された第２
のＷＳｉX 膜５とから成る。第１のＷＳｉX 膜４は、例
えば、基板温度５９５℃、圧力１３３Ｐａ、供給するガ
ス及びその流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃ
ｃｍ／３ｓｃｃｍでＣＶＤ法により、膜厚約１０ｎｍに
成膜する。この第１のＷＳｉX 膜４におけるＷとＳｉと
の組成比は、Ｓｉ／Ｗ＝３．０となっている。第２のＷ
ＳｉX 膜５は、例えば、基板温度５９５℃、圧力１３３
Ｐａ、供給するガス及びその流量、ＳｉＨ2 Ｃｌ2 ／Ｗ
Ｆ6 ＝１００ｓｃｃｍ／３．６ｓｃｃｍでＣＶＤ法によ
り、膜厚約９０ｎｍに成膜する。この第２のＷＳｉX 膜
５におけるＷとＳｉとの組成比は、Ｓｉ／Ｗ＝２．６と
なっている。
成された第１のＷＳｉX 膜４とこの上に形成された第２
のＷＳｉX 膜５とから成る。第１のＷＳｉX 膜４は、例
えば、基板温度５９５℃、圧力１３３Ｐａ、供給するガ
ス及びその流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃ
ｃｍ／３ｓｃｃｍでＣＶＤ法により、膜厚約１０ｎｍに
成膜する。この第１のＷＳｉX 膜４におけるＷとＳｉと
の組成比は、Ｓｉ／Ｗ＝３．０となっている。第２のＷ
ＳｉX 膜５は、例えば、基板温度５９５℃、圧力１３３
Ｐａ、供給するガス及びその流量、ＳｉＨ2 Ｃｌ2 ／Ｗ
Ｆ6 ＝１００ｓｃｃｍ／３．６ｓｃｃｍでＣＶＤ法によ
り、膜厚約９０ｎｍに成膜する。この第２のＷＳｉX 膜
５におけるＷとＳｉとの組成比は、Ｓｉ／Ｗ＝２．６と
なっている。
【０００６】ＳｉＨ2 Ｃｌ2 還元で成膜するＷＳｉX 膜
の場合、ＳｉＨ4 還元で成膜したＷＳｉX 膜と異なり、
膜厚方向の組成比に傾斜を持っており、ポリシリコン膜
３との界面でＳｉ量は少なく、表面になるに従いＳｉ量
は多くなる。下地のポリシリコン膜３との界面にＷが多
く含まれる層（Ｗリッチ層）が形成されてしまうと、そ
の後の熱処理工程で異常酸化（酸化タングステンの形
成）が発生してしまう。これは、熱処理によるＷＳｉX
膜中のＳｉのポリシリコン膜３への拡散で、界面におけ
るＳｉ含有量は減少するが、成膜後の状態ですでに界面
がＷリッチ層であると、Ｗが酸化され体積変化を起こ
し、良好な形状のポリサイドゲートが得られない。これ
を防止するためにポリシリコン膜３との界面には通常よ
りもＳｉ／Ｗ組成比が大きい第１のＷＳｉX 膜４、つま
りＳｉリッチ層を形成させている。
の場合、ＳｉＨ4 還元で成膜したＷＳｉX 膜と異なり、
膜厚方向の組成比に傾斜を持っており、ポリシリコン膜
３との界面でＳｉ量は少なく、表面になるに従いＳｉ量
は多くなる。下地のポリシリコン膜３との界面にＷが多
く含まれる層（Ｗリッチ層）が形成されてしまうと、そ
の後の熱処理工程で異常酸化（酸化タングステンの形
成）が発生してしまう。これは、熱処理によるＷＳｉX
膜中のＳｉのポリシリコン膜３への拡散で、界面におけ
るＳｉ含有量は減少するが、成膜後の状態ですでに界面
がＷリッチ層であると、Ｗが酸化され体積変化を起こ
し、良好な形状のポリサイドゲートが得られない。これ
を防止するためにポリシリコン膜３との界面には通常よ
りもＳｉ／Ｗ組成比が大きい第１のＷＳｉX 膜４、つま
りＳｉリッチ層を形成させている。
【０００７】また、これら第１及び第２のＷＳｉX 膜
４、５のＣＶＤ法による形成には、ソースガスとしてＳ
ｉＨ2 Ｃｌ2 とＷＦ6 を用いているが、これはＳｉＨ4
とＷＦ 6 を用いて形成した場合に比べて、形成されるＷ
ＳｉX 膜４、５中に含まれるＦの含有量を少なくするこ
とができる。ＷＳｉX 膜４、５中のＦの含有量が多い
と、その後の熱処理によりＦがゲート酸化膜２へと拡散
し、ゲート酸化膜２中のＳｉとＯの結合を切って、Ｓｉ
−Ｆ結合をとるようになる。これによりゲート酸化膜２
の膜質の低下、ゲート容量低下、耐圧の低下などを引き
起こす。
４、５のＣＶＤ法による形成には、ソースガスとしてＳ
ｉＨ2 Ｃｌ2 とＷＦ6 を用いているが、これはＳｉＨ4
とＷＦ 6 を用いて形成した場合に比べて、形成されるＷ
ＳｉX 膜４、５中に含まれるＦの含有量を少なくするこ
とができる。ＷＳｉX 膜４、５中のＦの含有量が多い
と、その後の熱処理によりＦがゲート酸化膜２へと拡散
し、ゲート酸化膜２中のＳｉとＯの結合を切って、Ｓｉ
−Ｆ結合をとるようになる。これによりゲート酸化膜２
の膜質の低下、ゲート容量低下、耐圧の低下などを引き
起こす。
【０００８】次に、図４Ｂに示されるように、第２のＷ
ＳｉX 膜５の上にＳｉＯ2 膜６を成膜する。この成膜
は、例えばＣＶＤ法により、基板温度７００℃、圧力５
０Ｐａ、供給するガス及びその流量はＴＥＯＳ［Ｓｉ
（ＯＣＨ2 ＣＨ3 ）4 ］を１３０ｓｃｃｍで、膜厚約２
５０ｎｍで成膜する。後の工程でゲート電極を形成する
ためのフォトリソグラフィ時に、このＳｉＯ2 膜６がな
いと、第２のＷＳｉX 膜５の表面荒さの影響で線幅が太
くなったり、細くなったりしてしまうので、段差被覆性
に極めて優れたＳｉＯ2 膜（特にＴＥＯＳで成膜される
もの）を形成させることで、フォトリソグラフィ時の露
光精度を向上させることができる。又、ゲート加工時の
無機マスクとしても使用し、加工性も向上する。又、Ｓ
ｉＯ2 膜６を成膜した場合、その下層のＷＳｉX 膜はす
でにＳｉを拡散しＷＳｉX 膜４、５の組成はほぼ同等と
なり単一膜となっている。更に、ＳｉはＷＳｉX 膜の界
面であるポリシリコン膜３、ＬＰ−ＴＥＯＳ（ＳｉＯ2
膜６）界面に析出し、ＷＳｉX膜自体のＳｉ組成比は低
下している。
ＳｉX 膜５の上にＳｉＯ2 膜６を成膜する。この成膜
は、例えばＣＶＤ法により、基板温度７００℃、圧力５
０Ｐａ、供給するガス及びその流量はＴＥＯＳ［Ｓｉ
（ＯＣＨ2 ＣＨ3 ）4 ］を１３０ｓｃｃｍで、膜厚約２
５０ｎｍで成膜する。後の工程でゲート電極を形成する
ためのフォトリソグラフィ時に、このＳｉＯ2 膜６がな
いと、第２のＷＳｉX 膜５の表面荒さの影響で線幅が太
くなったり、細くなったりしてしまうので、段差被覆性
に極めて優れたＳｉＯ2 膜（特にＴＥＯＳで成膜される
もの）を形成させることで、フォトリソグラフィ時の露
光精度を向上させることができる。又、ゲート加工時の
無機マスクとしても使用し、加工性も向上する。又、Ｓ
ｉＯ2 膜６を成膜した場合、その下層のＷＳｉX 膜はす
でにＳｉを拡散しＷＳｉX 膜４、５の組成はほぼ同等と
なり単一膜となっている。更に、ＳｉはＷＳｉX 膜の界
面であるポリシリコン膜３、ＬＰ−ＴＥＯＳ（ＳｉＯ2
膜６）界面に析出し、ＷＳｉX膜自体のＳｉ組成比は低
下している。
【０００９】この後、図示は省略するが、ＳｉＯ2 膜６
の上にフォトレジストを塗布し、露光、現像により、図
４Ｃに示すようにレジストパターン７を形成する。
の上にフォトレジストを塗布し、露光、現像により、図
４Ｃに示すようにレジストパターン７を形成する。
【００１０】そして、このレジストパターン７をマスク
として、ＳｉＯ2 膜６、第１及び第２のＷＳｉX 膜４、
５、ポリシリコン膜３、ゲート酸化膜２をエッチング
し、レジストパターン７を剥離して、図４Ｄに示される
ゲート電極１１が形成される。
として、ＳｉＯ2 膜６、第１及び第２のＷＳｉX 膜４、
５、ポリシリコン膜３、ゲート酸化膜２をエッチング
し、レジストパターン７を剥離して、図４Ｄに示される
ゲート電極１１が形成される。
【００１１】
【発明が解決しようとする課題】この後、ゲート電極１
１が、例えば、ソース・ドレイン拡散層を形成するイオ
ン注入時の保護膜や層間絶縁膜などのＳｉＯ2 膜を成膜
する際の高温（例えば７００℃以上）酸化雰囲気に曝さ
れると、ＷＳｉX 膜の異常酸化を引き起こす。これは、
前工程である図４Ｂで示したＳｉＯ2 膜６の形成は、７
００℃での熱処理であり、このとき第１及び第２のＷＳ
ｉX 膜４、５中のＳｉは拡散してＷＳｉ中のＳｉ／Ｗが
低下する。
１が、例えば、ソース・ドレイン拡散層を形成するイオ
ン注入時の保護膜や層間絶縁膜などのＳｉＯ2 膜を成膜
する際の高温（例えば７００℃以上）酸化雰囲気に曝さ
れると、ＷＳｉX 膜の異常酸化を引き起こす。これは、
前工程である図４Ｂで示したＳｉＯ2 膜６の形成は、７
００℃での熱処理であり、このとき第１及び第２のＷＳ
ｉX 膜４、５中のＳｉは拡散してＷＳｉ中のＳｉ／Ｗが
低下する。
【００１２】このＳｉ含有量の少ないＷＳｉX 膜５に、
上述したような高温酸化雰囲気での熱処理がかかると、
その分より多くのＷが酸化される。Ｗの酸化物は単体の
Ｗと比べて体積が大きく、よって酸化タングステンが生
成することに伴う体積変化によって、図４Ｅの符号８ａ
で示されるように、ＷＳｉX 膜の形状が悪化する。な
お、第１及び第２のＷＳｉX 膜４、５はこのときの熱処
理でＳｉ／Ｗがほぼ一様なＷＳｉX 膜８に単層化され
る。また、図４Ｅにおいて、高温酸化雰囲気での熱処理
によって形成される例えばイオン注入用の保護膜等の図
示は省略している。
上述したような高温酸化雰囲気での熱処理がかかると、
その分より多くのＷが酸化される。Ｗの酸化物は単体の
Ｗと比べて体積が大きく、よって酸化タングステンが生
成することに伴う体積変化によって、図４Ｅの符号８ａ
で示されるように、ＷＳｉX 膜の形状が悪化する。な
お、第１及び第２のＷＳｉX 膜４、５はこのときの熱処
理でＳｉ／Ｗがほぼ一様なＷＳｉX 膜８に単層化され
る。また、図４Ｅにおいて、高温酸化雰囲気での熱処理
によって形成される例えばイオン注入用の保護膜等の図
示は省略している。
【００１３】このＷＳｉX 膜８の形状悪化、つまりゲー
ト電極１１の形状の変形は、近年の高集積化に伴う精密
な寸法精度の要求を満たすことができない。また、酸化
タングステンを多く含んだＷＳｉX 膜は抵抗が増大す
る。このように異常酸化の発生はトランジスタ特性の低
下と歩留りの低下を引き起こす。
ト電極１１の形状の変形は、近年の高集積化に伴う精密
な寸法精度の要求を満たすことができない。また、酸化
タングステンを多く含んだＷＳｉX 膜は抵抗が増大す
る。このように異常酸化の発生はトランジスタ特性の低
下と歩留りの低下を引き起こす。
【００１４】また、他従来例として、図４Ｄで示すゲー
ト電極１１の形成後に、例えば基板温度８００℃、Ｎ2
ガス雰囲気中で３０分、ＷＳｉX 膜の結晶性を改善する
目的でアニール処理を行う方法があり、これにより異常
酸化を防げる。しかし、これは図４Ａで示すＷＳｉX 膜
５の形成後に、例えば６００℃以上の熱処理を何ら行わ
ないことが前提となっている。すなわち、ゲート電極１
１の形成後だと、アニール処理により、ＳｉはＷＳｉX
膜５の側面にも拡散し、従って、その後に高温酸化雰囲
気に曝されても側面に拡散してきたＳｉが酸化されるの
で、Ｗの酸化を抑えることができ異常酸化は発生しな
い。しかし、図４Ｂで示されるようなＳｉＯ2 膜６の成
膜という熱処理がゲート電極１１の形成前に行われる
と、このときの熱処理でＳｉはすでに膜厚方向へと拡散
してしまい、ＷＳｉX 膜５中のＳｉ／Ｗは低下する。よ
って、ゲート電極１１の形成後にアニール処理を行って
も異常酸化を抑制することはできない。
ト電極１１の形成後に、例えば基板温度８００℃、Ｎ2
ガス雰囲気中で３０分、ＷＳｉX 膜の結晶性を改善する
目的でアニール処理を行う方法があり、これにより異常
酸化を防げる。しかし、これは図４Ａで示すＷＳｉX 膜
５の形成後に、例えば６００℃以上の熱処理を何ら行わ
ないことが前提となっている。すなわち、ゲート電極１
１の形成後だと、アニール処理により、ＳｉはＷＳｉX
膜５の側面にも拡散し、従って、その後に高温酸化雰囲
気に曝されても側面に拡散してきたＳｉが酸化されるの
で、Ｗの酸化を抑えることができ異常酸化は発生しな
い。しかし、図４Ｂで示されるようなＳｉＯ2 膜６の成
膜という熱処理がゲート電極１１の形成前に行われる
と、このときの熱処理でＳｉはすでに膜厚方向へと拡散
してしまい、ＷＳｉX 膜５中のＳｉ／Ｗは低下する。よ
って、ゲート電極１１の形成後にアニール処理を行って
も異常酸化を抑制することはできない。
【００１５】また、特開平８−１９１１０２号公報に
は、ＷＳｉX 膜の下又は上にアモルファスシリコン膜を
形成させて、熱処理時にアモルファスシリコン膜からＳ
ｉがＷＳｉX 膜に供給されてＷＳｉX 膜の異常酸化を防
ぐことが示されている。更に、特開平８−７８４１１号
公報には、ＷＳｉX 膜の上に窒素を含有したＳｉＯ2 膜
を形成させてこの膜中のＳｉ−Ｎ2 結合層で、酸化種が
ＷＳｉX 膜へ達するのを防ぐようにしている。しかし、
これらは、アモルファスシリコン膜や窒素を含有したＳ
ｉＯ2 膜を形成させなければならず、工程数の増加及び
製造コスト高となる。
は、ＷＳｉX 膜の下又は上にアモルファスシリコン膜を
形成させて、熱処理時にアモルファスシリコン膜からＳ
ｉがＷＳｉX 膜に供給されてＷＳｉX 膜の異常酸化を防
ぐことが示されている。更に、特開平８−７８４１１号
公報には、ＷＳｉX 膜の上に窒素を含有したＳｉＯ2 膜
を形成させてこの膜中のＳｉ−Ｎ2 結合層で、酸化種が
ＷＳｉX 膜へ達するのを防ぐようにしている。しかし、
これらは、アモルファスシリコン膜や窒素を含有したＳ
ｉＯ2 膜を形成させなければならず、工程数の増加及び
製造コスト高となる。
【００１６】本発明は上述の問題に鑑みてなされ、半導
体基板上に形成される金属シリサイド膜の異常酸化を何
ら新たな膜を形成させることなく抑止することのできる
半導体装置の製造方法を提供することを課題とする。
体基板上に形成される金属シリサイド膜の異常酸化を何
ら新たな膜を形成させることなく抑止することのできる
半導体装置の製造方法を提供することを課題とする。
【００１７】
【課題を解決するための手段】以上の課題を解決するに
あたり、本発明では、半導体基板上に金属シリサイド膜
を形成した後、ＳｉX ＨY ＣｌZ （Ｘ、Ｙ、Ｚは各元素
の組成比）雰囲気中でアニール処理を行うことにより、
金属シリサイド膜の結晶性を改善し、かつＳｉ X ＨY Ｃ
ｌZ ガス中のＳｉが金属シリサイド膜に供給されるの
で、成膜後の金属シリサイド膜のＳｉ含有量を多くする
ことができる。これにより、以後の熱処理を経て高温酸
素雰囲気に曝されても金属シリサイド膜には異常酸化が
発生しない。
あたり、本発明では、半導体基板上に金属シリサイド膜
を形成した後、ＳｉX ＨY ＣｌZ （Ｘ、Ｙ、Ｚは各元素
の組成比）雰囲気中でアニール処理を行うことにより、
金属シリサイド膜の結晶性を改善し、かつＳｉ X ＨY Ｃ
ｌZ ガス中のＳｉが金属シリサイド膜に供給されるの
で、成膜後の金属シリサイド膜のＳｉ含有量を多くする
ことができる。これにより、以後の熱処理を経て高温酸
素雰囲気に曝されても金属シリサイド膜には異常酸化が
発生しない。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１〜３を参照して説明する。
て図１〜３を参照して説明する。
【００１９】図１〜３は、本実施の形態による、金属シ
リサイド膜を用いた半導体装置の製造方法を説明する模
式断面図であり、従来例と同様に半導体装置としては例
えばＭＯＳトランジスタであり、そのゲート電極の形成
工程を示す。
リサイド膜を用いた半導体装置の製造方法を説明する模
式断面図であり、従来例と同様に半導体装置としては例
えばＭＯＳトランジスタであり、そのゲート電極の形成
工程を示す。
【００２０】図１Ａは、上記で説明した従来例の図４Ａ
と全く同一の構成となっている。すなわち、Ｓｉ基板１
の表面上にゲート酸化膜（ＳｉＯ2 膜）２が、膜厚約５
ｎｍで成膜される。そして、ゲート酸化膜２の上に、例
えばリンがドープされたポリシリコン膜３を、以下に示
す条件でのＣＶＤ法で約１００ｎｍ成膜されている。そ
の条件は、基板温度６２０℃、処理室内圧力１０．６ｋ
Ｐａ、ゲート酸化膜２上に供給するガス及びそれぞれの
流量は、ＳｉＨ4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓｌｍ／１
０ｓｌｍ／２０ｓｃｃｍ、である。
と全く同一の構成となっている。すなわち、Ｓｉ基板１
の表面上にゲート酸化膜（ＳｉＯ2 膜）２が、膜厚約５
ｎｍで成膜される。そして、ゲート酸化膜２の上に、例
えばリンがドープされたポリシリコン膜３を、以下に示
す条件でのＣＶＤ法で約１００ｎｍ成膜されている。そ
の条件は、基板温度６２０℃、処理室内圧力１０．６ｋ
Ｐａ、ゲート酸化膜２上に供給するガス及びそれぞれの
流量は、ＳｉＨ4 ／Ｈ2 ／ＰＨ3 ＝０．４５ｓｌｍ／１
０ｓｌｍ／２０ｓｃｃｍ、である。
【００２１】次に、ポリシリコン膜３の上に低抵抗化を
目的としてＷＳｉX 膜４、５を成膜して、すなわちポリ
サイド構造のゲート電極を構成している。ポリシリコン
膜３の上に形成された第１のＷＳｉX 膜４は、例えば、
基板温度５９５℃、圧力１３３Ｐａ、供給するガス及び
その流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃｃｍ／
３ｓｃｃｍでＣＶＤ法により、膜厚約１０ｎｍに成膜さ
れる。この第１のＷＳｉX 膜４におけるＷとＳｉとの組
成比は、Ｓｉ／Ｗ＝３．０となっている。第１のＷＳｉ
X 膜４の上に形成される第２のＷＳｉX 膜５は、例え
ば、基板温度５９５℃、圧力１３３Ｐａ、供給するガス
及びその流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃ
ｍ／３．６ｓｃｃｍでＣＶＤ法により、膜厚約９０ｎｍ
に成膜する。この第２のＷＳｉX 膜５におけるＷとＳｉ
との組成比は、Ｓｉ／Ｗ＝２．６となっている。
目的としてＷＳｉX 膜４、５を成膜して、すなわちポリ
サイド構造のゲート電極を構成している。ポリシリコン
膜３の上に形成された第１のＷＳｉX 膜４は、例えば、
基板温度５９５℃、圧力１３３Ｐａ、供給するガス及び
その流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝３００ｓｃｃｍ／
３ｓｃｃｍでＣＶＤ法により、膜厚約１０ｎｍに成膜さ
れる。この第１のＷＳｉX 膜４におけるＷとＳｉとの組
成比は、Ｓｉ／Ｗ＝３．０となっている。第１のＷＳｉ
X 膜４の上に形成される第２のＷＳｉX 膜５は、例え
ば、基板温度５９５℃、圧力１３３Ｐａ、供給するガス
及びその流量、ＳｉＨ2 Ｃｌ2 ／ＷＦ6 ＝１００ｓｃｃ
ｍ／３．６ｓｃｃｍでＣＶＤ法により、膜厚約９０ｎｍ
に成膜する。この第２のＷＳｉX 膜５におけるＷとＳｉ
との組成比は、Ｓｉ／Ｗ＝２．６となっている。
【００２２】従来技術の説明で詳述したが、通常のＳｉ
／Ｗ組成比の第２のＷＳｉX 膜５の下に、Ｓｉリッチな
第１のＷＳｉX 膜４を形成させているのは、ポリシリコ
ン膜３との界面にＷが多く含まれる層（Ｗリッチ層）が
形成されることによる、その後の熱処理工程での異常酸
化（酸化タングステンの形成）の発生を防止するためで
ある。
／Ｗ組成比の第２のＷＳｉX 膜５の下に、Ｓｉリッチな
第１のＷＳｉX 膜４を形成させているのは、ポリシリコ
ン膜３との界面にＷが多く含まれる層（Ｗリッチ層）が
形成されることによる、その後の熱処理工程での異常酸
化（酸化タングステンの形成）の発生を防止するためで
ある。
【００２３】また、やはりこれら第１及び第２のＷＳｉ
X 膜４、５のＣＶＤ法による形成には、ソースガスとし
てＳｉＨ2 Ｃｌ2 とＷＦ6 を用いているが、これも形成
されるＷＳｉX 膜４、５中に含まれるＦの含有量を少な
くして、Ｆが拡散してゲート酸化膜２の膜質と耐圧の低
下を防ぐようにしている。
X 膜４、５のＣＶＤ法による形成には、ソースガスとし
てＳｉＨ2 Ｃｌ2 とＷＦ6 を用いているが、これも形成
されるＷＳｉX 膜４、５中に含まれるＦの含有量を少な
くして、Ｆが拡散してゲート酸化膜２の膜質と耐圧の低
下を防ぐようにしている。
【００２４】次に、本実施の形態では、ＷＳｉX 膜４、
５を形成した同一の処理室内で、ＳｉＨ2 Ｃｌ2 雰囲気
中でアニール処理を行う。基板温度は６２５℃、処理室
内圧力１３３Ｐａ、ＳｉＨ2 Ｃｌ2 ガスの供給量１００
ｓｃｃｍの条件で行う。これは、ＷＳｉX 膜４、５の形
成に用いたＳｉＨ2 Ｃｌ2 と同じガス雰囲気で、圧力も
同じ条件であり、すなわち基板温度のみを変えるので同
一の処理室内でそのままアニール処理を行うことができ
る。このアニール処理により、ＷＳｉX 膜４、５中のＳ
ｉは拡散を起こすが、ＳｉＨ2 Ｃｌ2 中のＳｉがＷＳｉ
X 膜５中へ供給されるので、Ｓｉ／Ｗの組成比を低下さ
せることはない。また、このアニール処理により、ＷＳ
ｉX 膜４、５の形成直後の非結晶状態又は六方晶状態
を、これ以上結晶変化をしない安定で、かつより低抵抗
の正方晶へと改善させる。つまり、図１Ｂに示すよう
に、ＳｉＨ2 Ｃｌ2 雰囲気中でのアニール処理により、
第２のＷＳｉX 膜５は、Ｓｉ含有量の多いかつ正方晶構
造のＷＳｉX 膜５’になる。
５を形成した同一の処理室内で、ＳｉＨ2 Ｃｌ2 雰囲気
中でアニール処理を行う。基板温度は６２５℃、処理室
内圧力１３３Ｐａ、ＳｉＨ2 Ｃｌ2 ガスの供給量１００
ｓｃｃｍの条件で行う。これは、ＷＳｉX 膜４、５の形
成に用いたＳｉＨ2 Ｃｌ2 と同じガス雰囲気で、圧力も
同じ条件であり、すなわち基板温度のみを変えるので同
一の処理室内でそのままアニール処理を行うことができ
る。このアニール処理により、ＷＳｉX 膜４、５中のＳ
ｉは拡散を起こすが、ＳｉＨ2 Ｃｌ2 中のＳｉがＷＳｉ
X 膜５中へ供給されるので、Ｓｉ／Ｗの組成比を低下さ
せることはない。また、このアニール処理により、ＷＳ
ｉX 膜４、５の形成直後の非結晶状態又は六方晶状態
を、これ以上結晶変化をしない安定で、かつより低抵抗
の正方晶へと改善させる。つまり、図１Ｂに示すよう
に、ＳｉＨ2 Ｃｌ2 雰囲気中でのアニール処理により、
第２のＷＳｉX 膜５は、Ｓｉ含有量の多いかつ正方晶構
造のＷＳｉX 膜５’になる。
【００２５】次に、図２Ａに示されるように、上述のア
ニール処理を受けた第２のＷＳｉX膜５’の上に、従来
と同様に、後の工程でゲート電極を形成するためのフォ
トリソグラフィ時の露光精度を向上させるためにＳｉＯ
2 膜６を成膜する。この成膜は、例えばＣＶＤ法によ
り、基板温度７００℃、圧力５０Ｐａ、供給するガス及
びその流量はＴＥＯＳ［Ｓｉ（ＯＣＨ2 ＣＨ3 ）4 ］を
１３０ｓｃｃｍで、膜厚約２５０ｎｍで成膜する。
ニール処理を受けた第２のＷＳｉX膜５’の上に、従来
と同様に、後の工程でゲート電極を形成するためのフォ
トリソグラフィ時の露光精度を向上させるためにＳｉＯ
2 膜６を成膜する。この成膜は、例えばＣＶＤ法によ
り、基板温度７００℃、圧力５０Ｐａ、供給するガス及
びその流量はＴＥＯＳ［Ｓｉ（ＯＣＨ2 ＣＨ3 ）4 ］を
１３０ｓｃｃｍで、膜厚約２５０ｎｍで成膜する。
【００２６】この後、図示は省略するが、ＳｉＯ2 膜６
の上にフォトレジストを塗布し、露光、現像により、図
２Ｂに示すようにレジストパターン７を形成する。
の上にフォトレジストを塗布し、露光、現像により、図
２Ｂに示すようにレジストパターン７を形成する。
【００２７】そして、このレジストパターン７をマスク
として、ＳｉＯ2 膜６、ＷＳｉX 膜４、５’、ポリシリ
コン膜３、ゲート酸化膜２をエッチングし、レジストパ
ターン７を剥離して、図３Ａに示されるゲート電極１０
が形成される。例えば、ＷＳｉX 膜４、５’のエッチン
グはプラズマエッチングで行われ、処理室内圧力１．８
ｍＴｏｒｒ、高周波電力ＲＦ＝６００Ｗ、エッチングガ
スＣｌ2 を２５ｓｃｃｍで供給して行う。ポリシリコン
膜３は、例えば、エッチングガスＣｌ2 ＝３０ｓｃｃ
ｍ、ＨＢｒ＝３０ｓｃｃｍ、圧力２．０ｍＴｏｒｒ、高
周波電力ＲＦ＝６００Ｗのプラズマエッチングで行われ
る。
として、ＳｉＯ2 膜６、ＷＳｉX 膜４、５’、ポリシリ
コン膜３、ゲート酸化膜２をエッチングし、レジストパ
ターン７を剥離して、図３Ａに示されるゲート電極１０
が形成される。例えば、ＷＳｉX 膜４、５’のエッチン
グはプラズマエッチングで行われ、処理室内圧力１．８
ｍＴｏｒｒ、高周波電力ＲＦ＝６００Ｗ、エッチングガ
スＣｌ2 を２５ｓｃｃｍで供給して行う。ポリシリコン
膜３は、例えば、エッチングガスＣｌ2 ＝３０ｓｃｃ
ｍ、ＨＢｒ＝３０ｓｃｃｍ、圧力２．０ｍＴｏｒｒ、高
周波電力ＲＦ＝６００Ｗのプラズマエッチングで行われ
る。
【００２８】以上のようにして、形成された本実施の形
態によるゲート電極１０に、この後、ゲート電極１０
が、例えば、ソース・ドレイン拡散層を形成するイオン
注入時の保護膜や層間絶縁膜などのＳｉＯ2 膜を成膜す
る際の高温（例えば７００℃以上）酸素雰囲気に曝され
てもＷＳｉX 膜の異常酸化は発生しない。これを図３Ｂ
に示す。第１及び第２のＷＳｉX 膜４、５’はこのとき
の熱処理でＳｉ／Ｗがほぼ一様なＷＳｉX 膜９に単層化
されている。なお、イオン注入用の保護膜等の図示は省
略している。
態によるゲート電極１０に、この後、ゲート電極１０
が、例えば、ソース・ドレイン拡散層を形成するイオン
注入時の保護膜や層間絶縁膜などのＳｉＯ2 膜を成膜す
る際の高温（例えば７００℃以上）酸素雰囲気に曝され
てもＷＳｉX 膜の異常酸化は発生しない。これを図３Ｂ
に示す。第１及び第２のＷＳｉX 膜４、５’はこのとき
の熱処理でＳｉ／Ｗがほぼ一様なＷＳｉX 膜９に単層化
されている。なお、イオン注入用の保護膜等の図示は省
略している。
【００２９】すなわち、図１Ｂに示す、ＳｉＨ2 Ｃｌ2
雰囲気中でのアニール処理により、ＷＳｉX 膜９はＳｉ
含有量の多い膜、かつ安定な正方晶構造の中にＳｉがし
っかりと取り入れられているので、Ｓｉが酸化されるこ
とにより、Ｗの酸化を抑制して異常酸化を防いでいる。
これにより、ゲート電極１０の形状の変形を防ぐことが
でき、また抵抗も増大することはなく、トランジスタ特
性の低下と歩留りの低下を防ぐことができる。
雰囲気中でのアニール処理により、ＷＳｉX 膜９はＳｉ
含有量の多い膜、かつ安定な正方晶構造の中にＳｉがし
っかりと取り入れられているので、Ｓｉが酸化されるこ
とにより、Ｗの酸化を抑制して異常酸化を防いでいる。
これにより、ゲート電極１０の形状の変形を防ぐことが
でき、また抵抗も増大することはなく、トランジスタ特
性の低下と歩留りの低下を防ぐことができる。
【００３０】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００３１】以上の実施の形態では、ＳｉＨ2 Ｃｌ2 雰
囲気中でアニール処理を行ったが、これに限ることな
く、ＳｉX ＨY ＣｌZ の化学式で表される他の化合物、
例えば、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、Ｓｉ2 Ｈ6 、Ｓｉ
3 Ｈ8 、ＳｉＣｌ4 、ＳｉＨＣｌ3 、ＳｉＨ3 Ｃｌ等で
も良い。また、ＷＳｉX 膜の形成時にＷＦ6 と共に用い
るガスもＳｉＨ2 Ｃｌ2 に限ることなく、これらアニー
ル処理を行う時のガスと対応させて、同じガスを用いれ
ば、同一の処理室内でＷＳｉX 膜の形成とアニール処理
を行うことができ、手間がかからず迅速な処理を行え
る。
囲気中でアニール処理を行ったが、これに限ることな
く、ＳｉX ＨY ＣｌZ の化学式で表される他の化合物、
例えば、ＳｉＨ4 、ＳｉＨ2 Ｃｌ2 、Ｓｉ2 Ｈ6 、Ｓｉ
3 Ｈ8 、ＳｉＣｌ4 、ＳｉＨＣｌ3 、ＳｉＨ3 Ｃｌ等で
も良い。また、ＷＳｉX 膜の形成時にＷＦ6 と共に用い
るガスもＳｉＨ2 Ｃｌ2 に限ることなく、これらアニー
ル処理を行う時のガスと対応させて、同じガスを用いれ
ば、同一の処理室内でＷＳｉX 膜の形成とアニール処理
を行うことができ、手間がかからず迅速な処理を行え
る。
【００３２】また、以上の実施の形態では、ＷＳｉX 膜
を２層に分けて成膜したが、これに限ることなく、ＷＳ
ｉX 膜形成時に用いるソースガスの種類や基板の温度に
よっては単層で成膜させてもよい。
を２層に分けて成膜したが、これに限ることなく、ＷＳ
ｉX 膜形成時に用いるソースガスの種類や基板の温度に
よっては単層で成膜させてもよい。
【００３３】また、以上の実施の形態では、ＷＳｉX 膜
とポリシリコン膜とからなるポリサイド構造のゲートと
したが、これに限ることなく、ゲート酸化膜の上に直接
ＷＳｉX 膜を形成させたシリサイドゲートとしてもよ
い。
とポリシリコン膜とからなるポリサイド構造のゲートと
したが、これに限ることなく、ゲート酸化膜の上に直接
ＷＳｉX 膜を形成させたシリサイドゲートとしてもよ
い。
【００３４】また、以上の実施の形態では、金属シリサ
イド膜としてのＷＳｉX 膜はゲート電極材料に用いられ
ているが、これに限ることなく、例えば、コンタクトホ
ールを埋める配線の材料に用いるようにしてもよい。
イド膜としてのＷＳｉX 膜はゲート電極材料に用いられ
ているが、これに限ることなく、例えば、コンタクトホ
ールを埋める配線の材料に用いるようにしてもよい。
【００３５】また、以上の実施の形態では、金属シリサ
イド膜としてＷＳｉX 膜のみを示したが、これに限るこ
となく、他の金属シリサイド、例えば特に高融点金属の
ＴｉＳｉ2 、ＭｏＳｉ2 などでも良い。しかし、ＴｉＳ
ｉ2 、ＭｏＳｉ2 はＣＶＤ技術の適用による成膜が難し
く、ＷＳｉX 膜をＣＶＤ法で成膜したときのような良好
な段差被覆性、膜質の制御性が得られない。
イド膜としてＷＳｉX 膜のみを示したが、これに限るこ
となく、他の金属シリサイド、例えば特に高融点金属の
ＴｉＳｉ2 、ＭｏＳｉ2 などでも良い。しかし、ＴｉＳ
ｉ2 、ＭｏＳｉ2 はＣＶＤ技術の適用による成膜が難し
く、ＷＳｉX 膜をＣＶＤ法で成膜したときのような良好
な段差被覆性、膜質の制御性が得られない。
【００３６】また、以上の実施の形態では、ゲート電極
形成前の熱処理工程としてＳｉＯ2膜６の成膜を示した
が、これに限ることなく、ＳｉＯ2 膜以外の膜の形成、
あるいは、ゲート酸化膜２、ポリシリコン膜３、ＷＳｉ
X 膜４、５の膜質を改善するための何らかの熱処理とし
ても良い。
形成前の熱処理工程としてＳｉＯ2膜６の成膜を示した
が、これに限ることなく、ＳｉＯ2 膜以外の膜の形成、
あるいは、ゲート酸化膜２、ポリシリコン膜３、ＷＳｉ
X 膜４、５の膜質を改善するための何らかの熱処理とし
ても良い。
【００３７】
【発明の効果】以上述べたように、本発明の請求項１に
よる半導体装置の製造方法によれば、Ｓｉ含有量の多い
金属シリサイド膜を形成させることができ、金属シリサ
イド膜の異常酸化を抑制できる。
よる半導体装置の製造方法によれば、Ｓｉ含有量の多い
金属シリサイド膜を形成させることができ、金属シリサ
イド膜の異常酸化を抑制できる。
【００３８】また、本発明の請求項２による半導体装置
の製造方法によれば、手間と時間をかけることなく迅速
なアニール処理を行うことができる。
の製造方法によれば、手間と時間をかけることなく迅速
なアニール処理を行うことができる。
【００３９】また、本発明の請求項３による半導体装置
の製造方法によれば、金属シリサイド膜にフォトリソグ
ラフィを行う場合、その露光精度を良くすることができ
る。
の製造方法によれば、金属シリサイド膜にフォトリソグ
ラフィを行う場合、その露光精度を良くすることができ
る。
【００４０】また、本発明の請求項４による半導体装置
の製造方法によれば、低抵抗のゲート電極を製造するこ
とができる。
の製造方法によれば、低抵抗のゲート電極を製造するこ
とができる。
【００４１】また、本発明の請求項５による半導体装置
の製造方法によれば、段差被覆性と膜質の制御性に優れ
た金属シリサイド膜を形成させることができる。
の製造方法によれば、段差被覆性と膜質の制御性に優れ
た金属シリサイド膜を形成させることができる。
【００４２】また、本発明の請求項６による半導体装置
の製造方法によれば、金属シリサイド膜の下地との境界
に発生する異常酸化を防ぐことができる。
の製造方法によれば、金属シリサイド膜の下地との境界
に発生する異常酸化を防ぐことができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を説明する模式断面図（その１）であり、ＡはＷＳｉ
X 膜形成後の状態を示し、ＢはＡのＷＳｉX 膜にＳｉＨ
2 Ｃｌ2 雰囲気中でアニール処理を行う工程を示す。
法を説明する模式断面図（その１）であり、ＡはＷＳｉ
X 膜形成後の状態を示し、ＢはＡのＷＳｉX 膜にＳｉＨ
2 Ｃｌ2 雰囲気中でアニール処理を行う工程を示す。
【図２】本発明の実施の形態による半導体装置の製造方
法を説明する模式断面図（その２）であり、Ａはアニー
ル処理が施されたＷＳｉX 膜の上にＳｉＯ2 膜が形成さ
れた状態を示し、ＢはＳｉＯ2 膜の上にレジストパター
ンが形成された状態を示す。
法を説明する模式断面図（その２）であり、Ａはアニー
ル処理が施されたＷＳｉX 膜の上にＳｉＯ2 膜が形成さ
れた状態を示し、ＢはＳｉＯ2 膜の上にレジストパター
ンが形成された状態を示す。
【図３】本発明の実施の形態による半導体装置の製造方
法を説明する模式断面図（その３）であり、Ａはエッチ
ングによりゲート電極が形成された状態を示し、ＢはＡ
の状態のゲート電極に酸素雰囲気中で熱処理を施した後
のゲート電極を示す。
法を説明する模式断面図（その３）であり、Ａはエッチ
ングによりゲート電極が形成された状態を示し、ＢはＡ
の状態のゲート電極に酸素雰囲気中で熱処理を施した後
のゲート電極を示す。
【図４】従来例の半導体装置の製造方法を説明する模式
断面図であり、ＡはＷＳｉX 膜形成後の状態を示し、Ｂ
はＷＳｉX 膜の上にＳｉＯ2 膜が形成された状態を示
し、ＣはＳｉＯ2 膜の上にレジストパターンが形成され
た状態を示し、Ｄはエッチングによりゲート電極が形成
された状態を示し、ＥはＤの状態のゲート電極に酸素雰
囲気中で熱処理を施した後のゲート電極であり、ＷＳｉ
X 膜が異常酸化したことを示す。
断面図であり、ＡはＷＳｉX 膜形成後の状態を示し、Ｂ
はＷＳｉX 膜の上にＳｉＯ2 膜が形成された状態を示
し、ＣはＳｉＯ2 膜の上にレジストパターンが形成され
た状態を示し、Ｄはエッチングによりゲート電極が形成
された状態を示し、ＥはＤの状態のゲート電極に酸素雰
囲気中で熱処理を施した後のゲート電極であり、ＷＳｉ
X 膜が異常酸化したことを示す。
１……Ｓｉ基板、２……ゲート酸化膜、３……ポリシリ
コン膜、４……ＷＳｉ X 膜、５……ＷＳｉX 膜、５’…
…ＷＳｉX 膜。
コン膜、４……ＷＳｉ X 膜、５……ＷＳｉX 膜、５’…
…ＷＳｉX 膜。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB37 BB38 BB40 CC05 DD43 DD65 DD78 FF14 GG09 HH18 5F004 AA16 BA04 BB13 DA00 DA04 DB02 DB03 DB15 DB17 EB02 5F033 HH04 HH27 HH28 HH29 LL06 LL09 MM07 PP03 PP04 PP09 PP33 QQ01 QQ08 QQ09 QQ10 QQ12 QQ73 QQ84 QQ85 QQ98 RR04 SS04 SS13 VV06 WW10 XX20 5F040 DA00 DA06 DA19 DC01 EC01 EC02 EC04 EC07 EC09 EC13 EJ03 FC00
Claims (6)
- 【請求項１】 半導体基板上に金属シリサイド膜を形成
する工程の後に、熱処理工程を有する半導体装置の製造
方法において、 前記金属シリサイド膜の形成後に、ＳｉX ＨY ＣｌZ
（Ｘ、Ｙ、Ｚは各元素の組成比）雰囲気中でアニール処
理を行った後、前記熱処理工程を行うようにしたことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記金属シリサイド膜の形成にＳｉX Ｈ
Y ＣｌZ を用いて、この金属シリサイド膜の形成を行っ
た処理室内で、このＳｉX ＨY ＣｌZ 雰囲気中で前記ア
ニール処理を行うようにしたことを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記熱処理工程は、前記金属シリサイド
膜の上にＳｉＯ2 膜を形成させることであることを特徴
とする請求項１又は請求項２に記載の半導体装置の製造
方法。 - 【請求項４】 前記半導体基板と前記金属シリサイド膜
との間に、前記半導体基板側から順にゲート酸化膜とポ
リシリコン膜を形成させて、ポリサイド構造のゲート電
極を形成するようにしたことを特徴とする請求項１又は
請求項２に記載の半導体装置の製造方法。 - 【請求項５】 前記金属シリサイド膜は、タングステン
シリサイド膜であることを特徴とする請求項１又は請求
項２に記載の半導体装置の製造方法。 - 【請求項６】 前記タングステンシリサイド膜は、前記
半導体基板側から順に形成された第１のタングステンシ
リサイド膜と第２のタングステンシリサイド膜とから成
り、前記第１のタングステンシリサイド膜におけるタン
グステンに対するシリコンの比Ｓｉ／Ｗは、前記第２の
タングステンシリサイド膜よりも大きいことを特徴とす
る請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100098A JP2000294775A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100098A JP2000294775A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294775A true JP2000294775A (ja) | 2000-10-20 |
Family
ID=14264936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100098A Pending JP2000294775A (ja) | 1999-04-07 | 1999-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000294775A (ja) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0620992A (ja) * | 1992-06-01 | 1994-01-28 | Fujitsu Ltd | 気相成長方法および装置 |
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| JPH10247627A (ja) * | 1997-03-04 | 1998-09-14 | Tokyo Electron Ltd | 成膜方法及びその装置 |
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| JP2000235960A (ja) * | 1999-02-15 | 2000-08-29 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
-
1999
- 1999-04-07 JP JP11100098A patent/JP2000294775A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051213 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051213 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090105 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091117 |