JPH07162011A - 放射耐性を有する回路を形成する方法 - Google Patents
放射耐性を有する回路を形成する方法Info
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- JPH07162011A JPH07162011A JP6253600A JP25360094A JPH07162011A JP H07162011 A JPH07162011 A JP H07162011A JP 6253600 A JP6253600 A JP 6253600A JP 25360094 A JP25360094 A JP 25360094A JP H07162011 A JPH07162011 A JP H07162011A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 回路の再設計も回路パフォーマンスの劣化も
なく、製造方法だけで商用集積回路設計の放射線耐性を
改善することができる製造方法を提供する。 【構成】 この方法は、非放射耐性の回路設計をシリコ
ン・オン・インシュレータ構造に適用して、シリコンに
形成されるトランジスタが実質的にディプリートするの
に十分な薄さにシリコンを形成し、そして、シリコン層
に蓄積モード・デバイスとして作動するトランジスタを
形成する。
なく、製造方法だけで商用集積回路設計の放射線耐性を
改善することができる製造方法を提供する。 【構成】 この方法は、非放射耐性の回路設計をシリコ
ン・オン・インシュレータ構造に適用して、シリコンに
形成されるトランジスタが実質的にディプリートするの
に十分な薄さにシリコンを形成し、そして、シリコン層
に蓄積モード・デバイスとして作動するトランジスタを
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＬＳＩ回路に関し、
特に再設計を伴わないでＶＬＳＩ回路の放射線耐性を改
善する方法に関する。
特に再設計を伴わないでＶＬＳＩ回路の放射線耐性を改
善する方法に関する。
【０００２】
【従来の技術】衛星等に用いられる集積回路には、外部
の雰囲気や空間に存在しエネルギーが極めて強い粒子や
光子が常時、衝突している。このような粒子は、集積回
路に衝突する際、シングル・イベント・アップセット
（ＳＥＵ：single event upset）として知られるローカ
ル・エラーを起こす。またＶＬＳＩ回路が複雑になり、
トランジスタが小型化するにつれて、地上で用いられる
集積回路でも、ＳＥＵの影響を受ける。
の雰囲気や空間に存在しエネルギーが極めて強い粒子や
光子が常時、衝突している。このような粒子は、集積回
路に衝突する際、シングル・イベント・アップセット
（ＳＥＵ：single event upset）として知られるローカ
ル・エラーを起こす。またＶＬＳＩ回路が複雑になり、
トランジスタが小型化するにつれて、地上で用いられる
集積回路でも、ＳＥＵの影響を受ける。
【０００３】回路は、通常、再設計によってＳＥＵに対
処している。しかし、そのために、トランジスタ拡散領
域がかなり大きくなって、放電すべきキャパシタンスが
増え、また抵抗の追加によって遷移応答が遅くなる。回
路の再設計にはＳＥＵ耐性を大きくする効果はあるが、
いくつか欠点もある。回路速度の低下、特に低温で作動
する抵抗器を使用する場合や、回路密度の低下等であ
る。しかし最も重要なことは、商用チップの再設計コス
トが非常に大きくなることである。
処している。しかし、そのために、トランジスタ拡散領
域がかなり大きくなって、放電すべきキャパシタンスが
増え、また抵抗の追加によって遷移応答が遅くなる。回
路の再設計にはＳＥＵ耐性を大きくする効果はあるが、
いくつか欠点もある。回路速度の低下、特に低温で作動
する抵抗器を使用する場合や、回路密度の低下等であ
る。しかし最も重要なことは、商用チップの再設計コス
トが非常に大きくなることである。
【０００４】半導体集積回路の生産コストは高く、競争
が激しい。これは特に、数量が比較的少ないことから規
模の経済が活かせない宇宙開発関連製品事業等で著し
い。そのため、品質を落とさずにコストを下げる必要が
ある。ＶＬＳＩ（超大規模集積回路）の生産コストの大
部分はチップの設計にかかる。従って、すでにある設計
ライブラリを出来るだけ使用することが望ましい。一般
に、放射耐性を有するチップを設計する目的の場合は、
特定の用途に求められる仕様を満たすべく、非放射耐性
の設計に変更が加えられる。しかし、宇宙開発製品等に
想定されるＳＥＵ耐性に合わせて商用設計に変更を加え
ることは、製品に大きなコストを加えることになる。ま
た抵抗器が追加されたり、元の回路設計ルールを緩和し
なければならない場合などには、回路速度が犠牲にな
る。つまり、再設計の必要性をなくす技術的アプローチ
は、ＳＥＵ耐性を与えられる集積回路のコストを大きく
し、パフォーマンスを抑えることになる。
が激しい。これは特に、数量が比較的少ないことから規
模の経済が活かせない宇宙開発関連製品事業等で著し
い。そのため、品質を落とさずにコストを下げる必要が
ある。ＶＬＳＩ（超大規模集積回路）の生産コストの大
部分はチップの設計にかかる。従って、すでにある設計
ライブラリを出来るだけ使用することが望ましい。一般
に、放射耐性を有するチップを設計する目的の場合は、
特定の用途に求められる仕様を満たすべく、非放射耐性
の設計に変更が加えられる。しかし、宇宙開発製品等に
想定されるＳＥＵ耐性に合わせて商用設計に変更を加え
ることは、製品に大きなコストを加えることになる。ま
た抵抗器が追加されたり、元の回路設計ルールを緩和し
なければならない場合などには、回路速度が犠牲にな
る。つまり、再設計の必要性をなくす技術的アプローチ
は、ＳＥＵ耐性を与えられる集積回路のコストを大きく
し、パフォーマンスを抑えることになる。
【０００５】
【発明が解決しようとする課題】商用技術が小型化を更
に進めたデバイスに移っていくにつれて、メモリ・セル
は、バックグラウンド放射のみによるＳＥＵアップセッ
トの影響をますます受けやすくなっている。従って、商
用技術のＳＥＵ耐性の改良が望まれている。
に進めたデバイスに移っていくにつれて、メモリ・セル
は、バックグラウンド放射のみによるＳＥＵアップセッ
トの影響をますます受けやすくなっている。従って、商
用技術のＳＥＵ耐性の改良が望まれている。
【０００６】本発明の目的は、商用回路を使用でき、製
造プロセスだけで商用回路のＳＥＵ耐性の向上が可能な
製造方法を提供することであるが、その際、回路の再設
計は不要であり、回路のパフォーマンスが低下すること
もない。
造プロセスだけで商用回路のＳＥＵ耐性の向上が可能な
製造方法を提供することであるが、その際、回路の再設
計は不要であり、回路のパフォーマンスが低下すること
もない。
【０００７】
【課題を解決するための手段】本発明は、ＳＯＩ基板を
使用した、実質的ディプリート（空乏化）する蓄積モー
ドのデバイスの商用ＶＬＳＩ回路の設計にもとづく。Ｓ
ＯＩの場合、回路は埋込み酸化物層の上部に位置する非
常に薄いシリコン層に形成される。ＳＯＩの基本的な利
点は周知の通りである。ＳＥＵが生じるのは、高エネル
ギー粒子が重要なトランジスタのドレイン拡散領域に衝
突した時である。粒子はシリコン層を移動する際に電子
と正孔の対を多数生成する。再結合を逃れた余剰キャリ
アはドレインによって集められる。ドレインによって充
分な電荷が集められ、ドレインはその初期電荷を放出す
る。従来のバルク・シリコンの場合、電荷が集まる断面
積は事実上、Ｎウェルの深さに依存し、これは普通２ミ
クロンである。ＳＯＩを使用する場合、活性領域の深さ
はシリコン層の厚みまで、すなわち例えば、＜０．１ミ
クロンのオーダまで小さくなる。つまり、ＳＥＵ耐性
は、先ず第１に、活性粒子の経路内のデバイス・シリコ
ン量を少なくすることによって得られる。
使用した、実質的ディプリート（空乏化）する蓄積モー
ドのデバイスの商用ＶＬＳＩ回路の設計にもとづく。Ｓ
ＯＩの場合、回路は埋込み酸化物層の上部に位置する非
常に薄いシリコン層に形成される。ＳＯＩの基本的な利
点は周知の通りである。ＳＥＵが生じるのは、高エネル
ギー粒子が重要なトランジスタのドレイン拡散領域に衝
突した時である。粒子はシリコン層を移動する際に電子
と正孔の対を多数生成する。再結合を逃れた余剰キャリ
アはドレインによって集められる。ドレインによって充
分な電荷が集められ、ドレインはその初期電荷を放出す
る。従来のバルク・シリコンの場合、電荷が集まる断面
積は事実上、Ｎウェルの深さに依存し、これは普通２ミ
クロンである。ＳＯＩを使用する場合、活性領域の深さ
はシリコン層の厚みまで、すなわち例えば、＜０．１ミ
クロンのオーダまで小さくなる。つまり、ＳＥＵ耐性
は、先ず第１に、活性粒子の経路内のデバイス・シリコ
ン量を少なくすることによって得られる。
【０００８】本発明では、完全にディプリートするデバ
イスを使用することが重要である。ＳＯＩのこれまでの
集積回路設計は、部分的にディプリートするデバイスを
用いていた。部分的にディプリートするデバイスではシ
リコン層が厚く、トランジスタ本体はオフの時にキャリ
アが空乏化することがない。所要のＳＥＵ耐性を満足す
るには、部分的にディプリートするデバイスに、トラン
ジスタ本体からソースへ至る短絡ストラップやトランジ
スタ本体に対する特別なグラウンド・コンタクトを設け
る必要がある。従って、部分的にディプリートするＳＯ
Ｉデバイスはバルク集積回路設計とは両立しない。
イスを使用することが重要である。ＳＯＩのこれまでの
集積回路設計は、部分的にディプリートするデバイスを
用いていた。部分的にディプリートするデバイスではシ
リコン層が厚く、トランジスタ本体はオフの時にキャリ
アが空乏化することがない。所要のＳＥＵ耐性を満足す
るには、部分的にディプリートするデバイスに、トラン
ジスタ本体からソースへ至る短絡ストラップやトランジ
スタ本体に対する特別なグラウンド・コンタクトを設け
る必要がある。従って、部分的にディプリートするＳＯ
Ｉデバイスはバルク集積回路設計とは両立しない。
【０００９】本発明のもう１つの要件は、本体部分、ソ
ース領域及びドレイン領域が同じ導電型を持つ、蓄積モ
ード（accumulation mode ）のデバイスを使用すること
である。蓄積モード・デバイスの場合、Ｎチャネル（Ｐ
チャネル）・デバイスは、ｎ＋（ｐ＋）のソースとドレ
イン、ｎ−（ｐ−）の本体、及びｐ＋（ｎ＋）にドープ
したポリシリコン・ゲートからなる。従来のトランジス
タでは、本体はソースとドレインとは逆のドーパント型
である。蓄積モード・デバイスはパフォーマンスを低下
させずにバルク・シリコンとの設計上の両立性を維持す
るために用いられる。従来のトランジスタ設計がバルク
・シリコンで実施される場合は、本体のドーピング濃度
をかなり高くしないとバルクＣＭＯＳトランジスタと同
様のしきい電圧は得られない。ドーピング濃度のこの高
さがデバイスのパフォーマンス・パラメータを劣化させ
るのである。
ース領域及びドレイン領域が同じ導電型を持つ、蓄積モ
ード（accumulation mode ）のデバイスを使用すること
である。蓄積モード・デバイスの場合、Ｎチャネル（Ｐ
チャネル）・デバイスは、ｎ＋（ｐ＋）のソースとドレ
イン、ｎ−（ｐ−）の本体、及びｐ＋（ｎ＋）にドープ
したポリシリコン・ゲートからなる。従来のトランジス
タでは、本体はソースとドレインとは逆のドーパント型
である。蓄積モード・デバイスはパフォーマンスを低下
させずにバルク・シリコンとの設計上の両立性を維持す
るために用いられる。従来のトランジスタ設計がバルク
・シリコンで実施される場合は、本体のドーピング濃度
をかなり高くしないとバルクＣＭＯＳトランジスタと同
様のしきい電圧は得られない。ドーピング濃度のこの高
さがデバイスのパフォーマンス・パラメータを劣化させ
るのである。
【００１０】本発明の他の実施例では、回路の電源電圧
を許容レベルまで増加させるデバイス・エンジニアリン
グが用いられる。電源電圧が高い時、ＳＯＩ回路は、ト
ランジスタ・レベルでの電界効果が大きくなるためにそ
の待機リーク電流が大きくなる。従来の軽度ドープのド
レインを使い、中性不純物を注入した場合には、高い電
源電圧が使用できる。本発明のデバイス・エンジニアリ
ングの部分は、低電圧用途については省略できる。
を許容レベルまで増加させるデバイス・エンジニアリン
グが用いられる。電源電圧が高い時、ＳＯＩ回路は、ト
ランジスタ・レベルでの電界効果が大きくなるためにそ
の待機リーク電流が大きくなる。従来の軽度ドープのド
レインを使い、中性不純物を注入した場合には、高い電
源電圧が使用できる。本発明のデバイス・エンジニアリ
ングの部分は、低電圧用途については省略できる。
【００１１】
【実施例】図１はＳＥＵ耐性を高めたＳＯＩ構造を示
す。シリコン・オン・インシュレータ（ＳＯＩ：silico
n-on-insulator）構造は、厚み８５ｎｍのシリコン層１
０を有する。このシリコン層は、ＳＯＩ層を支持するシ
リコン等のキャリア・ウエハである基板１４上に位置す
る埋込み酸化物層１２の上に形成される。このＳＯＩ構
造内に、ソース領域１６、ドレイン領域１８、ゲート２
０、ゲート酸化物２２を含むトランジスタが形成され
る。デバイスのチャネル領域は本体２４に形成される。
断面積が制限されるので、荷電粒子が電荷を生じるのは
層１０のデバイス領域を通る時だけであり、デバイス領
域は粒子が埋込み絶縁酸化物を通って基板へ移動する前
では２６に示すようにごくわずかの電荷しか帯びず、基
板１４は別の電荷２８を生じるが、間に埋込み酸化物層
１２があるため、電荷２８がトランジスタ・デバイスに
影響を与えることはない。
す。シリコン・オン・インシュレータ（ＳＯＩ：silico
n-on-insulator）構造は、厚み８５ｎｍのシリコン層１
０を有する。このシリコン層は、ＳＯＩ層を支持するシ
リコン等のキャリア・ウエハである基板１４上に位置す
る埋込み酸化物層１２の上に形成される。このＳＯＩ構
造内に、ソース領域１６、ドレイン領域１８、ゲート２
０、ゲート酸化物２２を含むトランジスタが形成され
る。デバイスのチャネル領域は本体２４に形成される。
断面積が制限されるので、荷電粒子が電荷を生じるのは
層１０のデバイス領域を通る時だけであり、デバイス領
域は粒子が埋込み絶縁酸化物を通って基板へ移動する前
では２６に示すようにごくわずかの電荷しか帯びず、基
板１４は別の電荷２８を生じるが、間に埋込み酸化物層
１２があるため、電荷２８がトランジスタ・デバイスに
影響を与えることはない。
【００１２】図２は、バルク、エンハンスメント及び蓄
積の３つのデバイス型の比較である。エンハンスメント
・モードはトランスコンダクタンス（Ｇｍ）と移動度が
低いことがわかる。また、ここには示していないが、エ
ンハンスメント・デバイスはドーパント濃度と膜厚によ
って大きな影響を受ける。
積の３つのデバイス型の比較である。エンハンスメント
・モードはトランスコンダクタンス（Ｇｍ）と移動度が
低いことがわかる。また、ここには示していないが、エ
ンハンスメント・デバイスはドーパント濃度と膜厚によ
って大きな影響を受ける。
【００１３】図３乃至図５は、シングル・イベント・ア
ップセット（ＳＥＵ：single eventupset）に対する耐
性を与えるように商用ＶＬＳＩ回路を製造するプロセス
の始めのステップを示す。図３には、基板３０、埋込み
酸化物３２、シリコン層３４、パッド酸化物３６、窒化
物層３８及びフォト画成領域４０を示している。図４
は、分離領域を成長させる領域に開口を形成するように
エッチングされたパッド・スタックを示す。分離領域４
２はエッチングされたパッド・スタックの間に形成され
る。局所酸化物の分離領域４２が２４００ 乃至３００
０ のオーダまで形成されると、パッド酸化物３６と窒
化物層３８が除去される。シリコン層３４上には４００
乃至８００ の犠牲酸化物が形成され、除去されて、
応力による損傷がパッド・スタックから取り除かれる。
他のフォト・レベルにより位置合わせマークを基板まで
エッチングすることもできる。
ップセット（ＳＥＵ：single eventupset）に対する耐
性を与えるように商用ＶＬＳＩ回路を製造するプロセス
の始めのステップを示す。図３には、基板３０、埋込み
酸化物３２、シリコン層３４、パッド酸化物３６、窒化
物層３８及びフォト画成領域４０を示している。図４
は、分離領域を成長させる領域に開口を形成するように
エッチングされたパッド・スタックを示す。分離領域４
２はエッチングされたパッド・スタックの間に形成され
る。局所酸化物の分離領域４２が２４００ 乃至３００
０ のオーダまで形成されると、パッド酸化物３６と窒
化物層３８が除去される。シリコン層３４上には４００
乃至８００ の犠牲酸化物が形成され、除去されて、
応力による損傷がパッド・スタックから取り除かれる。
他のフォト・レベルにより位置合わせマークを基板まで
エッチングすることもできる。
【００１４】図６は、次のステップで、イオン注入のた
めの犠牲酸化物として薄い酸化物４４が形成される。次
に中性不純物イオン４６がウエハ表面全体に注入され
る。次にフォトリソグラフィ・ステップで、ｎチャネル
領域にフォトレジスト４８が塗布され、ｐチャネルにｐ
チャネルしきい値調整ドーパント５０が注入される（図
７）。その後、ｐチャネル領域はフォトレジスト５２で
覆われ、５４の注入により、ｎ型ドーパントのしきい電
圧がセットされる（図８）。レジストと犠牲酸化物４４
は除去される。
めの犠牲酸化物として薄い酸化物４４が形成される。次
に中性不純物イオン４６がウエハ表面全体に注入され
る。次にフォトリソグラフィ・ステップで、ｎチャネル
領域にフォトレジスト４８が塗布され、ｐチャネルにｐ
チャネルしきい値調整ドーパント５０が注入される（図
７）。その後、ｐチャネル領域はフォトレジスト５２で
覆われ、５４の注入により、ｎ型ドーパントのしきい電
圧がセットされる（図８）。レジストと犠牲酸化物４４
は除去される。
【００１５】図９に示す通り、ゲート酸化物５６がｐチ
ャネル領域とｎチャネル領域に形成される。このゲート
酸化物５６は最終的なゲート酸化物である。ゲート酸化
物はポリシリコン５８で覆われる。ポリシリコン５８は
ゲートの電極物質を形成するために用いられる。ポリシ
リコン層に極めて薄い酸化物が形成されてポリシリコン
が保護される。ｎチャネル領域はレジスト６０で覆わ
れ、ｐチャネル・デバイスのポリシリコンにはリン・イ
オン６２がドープされる。次にｎチャネル領域からレジ
ストが除去され、ｐチャネル領域をレジスト６４で覆っ
てホウ素イオン６６を注入する（図１０）。ホウ素イオ
ンが用いられる場合は、ｐ＋ポリシリコンからデバイス
へのホウ素の侵入を最小にするために、普通の二フッ化
ホウ素（ＢＦ2 ）ではなく１０ｋｖのホウ素を注入する
必要がある。
ャネル領域とｎチャネル領域に形成される。このゲート
酸化物５６は最終的なゲート酸化物である。ゲート酸化
物はポリシリコン５８で覆われる。ポリシリコン５８は
ゲートの電極物質を形成するために用いられる。ポリシ
リコン層に極めて薄い酸化物が形成されてポリシリコン
が保護される。ｎチャネル領域はレジスト６０で覆わ
れ、ｐチャネル・デバイスのポリシリコンにはリン・イ
オン６２がドープされる。次にｎチャネル領域からレジ
ストが除去され、ｐチャネル領域をレジスト６４で覆っ
てホウ素イオン６６を注入する（図１０）。ホウ素イオ
ンが用いられる場合は、ｐ＋ポリシリコンからデバイス
へのホウ素の侵入を最小にするために、普通の二フッ化
ホウ素（ＢＦ2 ）ではなく１０ｋｖのホウ素を注入する
必要がある。
【００１６】ウエハ表面全体に窒化物キャップ６８が被
着される（図１１）。この窒化物キャップは厚みが約１
１５ｎｍで、ポリシリコン・ゲートの勾配をそのエッチ
ング中に改良し、拡散注入時にポリシリコン・ドーピン
グの変化を防ぐために用いられる。
着される（図１１）。この窒化物キャップは厚みが約１
１５ｎｍで、ポリシリコン・ゲートの勾配をそのエッチ
ング中に改良し、拡散注入時にポリシリコン・ドーピン
グの変化を防ぐために用いられる。
【００１７】上記のステップが完了すれば、実際のデバ
イスを完成させるためにまた別の通常の処理ステップが
実行される。これは図１２に示すように、フォトレジス
トによってポリシリコン・ゲートを画成し、ゲート・ス
タックをゲート酸化物までエッチバックすることによっ
て行なわれる。ポリシリコン・ゲートが画成された状態
で、図１２に示すようにｐチャネル・デバイスにＬＤＤ
（軽度ドープのドレイン）を注入形成することができ
る。次にｐチャネル・デバイスをレジストで覆えば、ｎ
型ドーパントによりｎチャネル・デバイス上にＬＤＤが
注入形成される（図１３）。次に、窒化シリコンを被着
して異方性エッチングによりエッチバックすれば、注入
マスクとして働く窒化物スペーサ７２が形成される（図
１４）。スペーサ７２が形成されるとｎチャネル・デバ
イスがレジストで覆われ、ｐチャネル・デバイスにｐ型
ドーパントが高ドーズに拡散注入される（図１５）。こ
の後、アニール処理によりドーパントが活性化され、注
入損傷が緩和される。次にｐチャネル・デバイスがレジ
ストで覆われ、集積回路のｎチャネル・デバイスにｎ型
ドーパントが高ドーズに拡散注入される（図１６）。こ
れもアニール処理によりドーパントが活性化され、注入
損傷が緩和される。次に窒化物スペーサと窒化物キャッ
プが高温のリン酸で除去される（図１７）。
イスを完成させるためにまた別の通常の処理ステップが
実行される。これは図１２に示すように、フォトレジス
トによってポリシリコン・ゲートを画成し、ゲート・ス
タックをゲート酸化物までエッチバックすることによっ
て行なわれる。ポリシリコン・ゲートが画成された状態
で、図１２に示すようにｐチャネル・デバイスにＬＤＤ
（軽度ドープのドレイン）を注入形成することができ
る。次にｐチャネル・デバイスをレジストで覆えば、ｎ
型ドーパントによりｎチャネル・デバイス上にＬＤＤが
注入形成される（図１３）。次に、窒化シリコンを被着
して異方性エッチングによりエッチバックすれば、注入
マスクとして働く窒化物スペーサ７２が形成される（図
１４）。スペーサ７２が形成されるとｎチャネル・デバ
イスがレジストで覆われ、ｐチャネル・デバイスにｐ型
ドーパントが高ドーズに拡散注入される（図１５）。こ
の後、アニール処理によりドーパントが活性化され、注
入損傷が緩和される。次にｐチャネル・デバイスがレジ
ストで覆われ、集積回路のｎチャネル・デバイスにｎ型
ドーパントが高ドーズに拡散注入される（図１６）。こ
れもアニール処理によりドーパントが活性化され、注入
損傷が緩和される。次に窒化物スペーサと窒化物キャッ
プが高温のリン酸で除去される（図１７）。
【００１８】デバイスが完成した後、ソースとドレイン
の領域にスペーサとシリサイドが形成されて、メタライ
ズされたデバイスが形成される。プロセスの流れの中で
フォトレジストは全て、後のエッチングや注入のステッ
プの直後に除去されることを前提にしている。上記のデ
バイス画成ステージは、いわゆるＬＯＣＯＳ方式の分離
プロセスを用いた場合を例示したものである。デバイス
・エンジニアリングにより、完全にディプリートする蓄
積モードのデバイスを形成する上で重要なステップは、
デバイスの画成の後のステージに含まれる。従って、異
なる分離法、例えばトレンチ、メサ等の使用は別の発明
を構成するわけではない。ＬＤＤの注入やスペーサは任
意であり、これらは電源電圧を高めゲート長を短くする
ためのリーク条件を満たすためにのみ必要である。ゲー
ト長や電源の条件によるが、ＬＤＤの注入はｎ、ｐいず
れのチャネルのトランジスタでも可変であり、或いは省
略できる。
の領域にスペーサとシリサイドが形成されて、メタライ
ズされたデバイスが形成される。プロセスの流れの中で
フォトレジストは全て、後のエッチングや注入のステッ
プの直後に除去されることを前提にしている。上記のデ
バイス画成ステージは、いわゆるＬＯＣＯＳ方式の分離
プロセスを用いた場合を例示したものである。デバイス
・エンジニアリングにより、完全にディプリートする蓄
積モードのデバイスを形成する上で重要なステップは、
デバイスの画成の後のステージに含まれる。従って、異
なる分離法、例えばトレンチ、メサ等の使用は別の発明
を構成するわけではない。ＬＤＤの注入やスペーサは任
意であり、これらは電源電圧を高めゲート長を短くする
ためのリーク条件を満たすためにのみ必要である。ゲー
ト長や電源の条件によるが、ＬＤＤの注入はｎ、ｐいず
れのチャネルのトランジスタでも可変であり、或いは省
略できる。
【００１９】上記のようなプロセスにおける生産の一例
では、完全な機能の２５６ｋ ＳＲＡＭが複数のロット
で製造された。そのテストの結果の放射線耐性を図１８
に示す。横軸は阻止能（ＬＥＴ−Linear Energy Transf
er）を示し、縦軸は１日当たりのアップセット率ＵＳＲ
（ｃｍ2 ／ビット）を示している。このアップセット・
レベルは軍事用製品や宇宙開発用製品の仕様に合う。
では、完全な機能の２５６ｋ ＳＲＡＭが複数のロット
で製造された。そのテストの結果の放射線耐性を図１８
に示す。横軸は阻止能（ＬＥＴ−Linear Energy Transf
er）を示し、縦軸は１日当たりのアップセット率ＵＳＲ
（ｃｍ2 ／ビット）を示している。このアップセット・
レベルは軍事用製品や宇宙開発用製品の仕様に合う。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
商用回路を使用でき、製造プロセスだけで商用回路のＳ
ＥＵ耐性を改善することができ、回路の再設計は不要で
あり、回路のパフォーマンスが低下することもない。
商用回路を使用でき、製造プロセスだけで商用回路のＳ
ＥＵ耐性を改善することができ、回路の再設計は不要で
あり、回路のパフォーマンスが低下することもない。
【図１】ＳＥＵ耐性を高めたＳＯＩ構造を示す図であ
る。
る。
【図２】バルク、エンハンス・モード及び蓄積モードの
デバイス特性を比較した図である。
デバイス特性を比較した図である。
【図３】本発明の処理ステップを示す図である。
【図４】本発明の処理ステップを示す図である。
【図５】本発明の処理ステップを示す図である。
【図６】本発明の処理ステップを示す図である。
【図７】本発明の処理ステップを示す図である。
【図８】本発明の処理ステップを示す図である。
【図９】本発明の処理ステップを示す図である。
【図１０】本発明の処理ステップを示す図である。
【図１１】本発明の処理ステップを示す図である。
【図１２】本発明の処理ステップを示す図である。
【図１３】本発明の処理ステップを示す図である。
【図１４】本発明の処理ステップを示す図である。
【図１５】本発明の処理ステップを示す図である。
【図１６】本発明の処理ステップを示す図である。
【図１７】本発明の処理ステップを示す図である。
【図１８】本発明に従って形成されたデバイスの放射テ
ストの結果を示す図である。
ストの結果を示す図である。
１０、３２ シリコン層 １２ 埋込み酸化物層 １４、３０ 基板 １６ ソース領域 １８ ドレイン領域 ２０ ゲート ２２、５６ ゲート酸化物 ２４ 本体 ２８ 電荷 ３６ パッド酸化物 ３８ 窒化物層 ４０ フォト画成領域 ４２ 分離領域 ４４ 犠牲酸化物 ４６ 中性不純物イオン ４８、５２ フォトレジスト ５０ ｐチャネルしきい値調整剤 ５８ ポリシリコン ６０ レジスト ６４ ｐチャネル領域 ６６ ホウ素イオン ６８ 窒化物キャップ ７２ 窒化物スペーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ (72)発明者 ナデム・エフ・ハッダッド アメリカ合衆国22124、バージニア州オー クトン、ベリーランド・ドライブ 2704 (72)発明者 オーサー・アール・エデンフェルド アメリカ合衆国24459、バージニア州ミド ルブルック、ボックス44、スター・ルート （番地なし) (72)発明者 ジョン・ジェイ・セリスカー アメリカ合衆国22020、バージニア州セン トルビル、バッテリィ・リッジ・レーン 14608 (72)発明者 リ・コン・ワン アメリカ合衆国07645、ニュージャージー 州マウントベイル、モーガン・コート ２ (72)発明者 オリバー・スペンサー アメリカ合衆国22111、バージニア州マナ サスマウンティビル・ドライブ 9819
Claims (3)
- 【請求項１】非放射耐性の回路設計から放射耐性を有す
る回路を形成する方法であって、 上記非放射耐性の回路設計をシリコン・オン・インシュ
レータ構造に適用し、上記シリコンに形成されるトラン
ジスタが実質的にディプリートするのに十分な薄さを上
記シリコンが持つようにシリコン・オン・インシュレー
タ構造を形成するステップと、 上記シリコンに蓄積モード・デバイスとして作動するト
ランジスタを形成するステップとを含む放射耐性を有す
る回路を形成する方法。 - 【請求項２】上記トランジスタが軽度ドープのドレイン
構造を使用して形成される、請求項１記載の方法。 - 【請求項３】上記回路がシリコン厚０．１ミクロン未満
のシリコン・オン・インシュレータ構造上に形成され
る、請求項１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14150593A | 1993-10-26 | 1993-10-26 | |
| US141505 | 1993-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07162011A true JPH07162011A (ja) | 1995-06-23 |
Family
ID=22495981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253600A Pending JPH07162011A (ja) | 1993-10-26 | 1994-10-19 | 放射耐性を有する回路を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0650190B1 (ja) |
| JP (1) | JPH07162011A (ja) |
| DE (1) | DE69426056T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016040851A (ja) * | 2015-12-21 | 2016-03-24 | 三菱重工業株式会社 | トランジスタ及び半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180984B1 (en) | 1998-12-23 | 2001-01-30 | Honeywell Inc. | Integrated circuit impedance device and method of manufacture therefor |
| US7253043B2 (en) * | 2005-06-14 | 2007-08-07 | Texas Instruments Incorporated | Short channel semiconductor device fabrication |
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| JPS6074479A (ja) * | 1983-06-17 | 1985-04-26 | テキサス インスツルメンツ インコ−ポレイテツド | 多結晶チャンネル電界効果トランジスタ |
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| JPH0214579A (ja) * | 1988-07-01 | 1990-01-18 | Hitachi Ltd | 電界効果トランジスタ |
| JPH0284770A (ja) * | 1988-09-21 | 1990-03-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH04188633A (ja) * | 1990-11-19 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3684214D1 (de) * | 1985-09-30 | 1992-04-16 | Honeywell Inc | Strahlungsfeste speicherzelle. |
| US4885052A (en) * | 1987-11-13 | 1989-12-05 | Kopin Corporation | Zone-melting recrystallization process |
| US5112764A (en) * | 1990-09-04 | 1992-05-12 | North American Philips Corporation | Method for the fabrication of low leakage polysilicon thin film transistors |
| US5104818A (en) * | 1991-04-15 | 1992-04-14 | United Technologies Corporation | Preimplanted N-channel SOI mesa |
-
1994
- 1994-08-30 DE DE69426056T patent/DE69426056T2/de not_active Expired - Fee Related
- 1994-08-30 EP EP94113502A patent/EP0650190B1/en not_active Expired - Lifetime
- 1994-10-19 JP JP6253600A patent/JPH07162011A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
| JP2016040851A (ja) * | 2015-12-21 | 2016-03-24 | 三菱重工業株式会社 | トランジスタ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0650190A1 (en) | 1995-04-26 |
| EP0650190B1 (en) | 2000-10-04 |
| DE69426056D1 (de) | 2000-11-09 |
| DE69426056T2 (de) | 2001-05-10 |
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