JPH0284770A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0284770A JPH0284770A JP63236816A JP23681688A JPH0284770A JP H0284770 A JPH0284770 A JP H0284770A JP 63236816 A JP63236816 A JP 63236816A JP 23681688 A JP23681688 A JP 23681688A JP H0284770 A JPH0284770 A JP H0284770A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高耐圧の薄膜トランジスタ（以下ＴＦ’Ｔと示
す）を相補型に用いた半導体装置の製造方法に関する。
す）を相補型に用いた半導体装置の製造方法に関する。
［従来の技術］
高耐圧ＴＦＴは、Ｓ、５ＥＫＩ ｅｔ ａｌ。
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴ
ＴＥＲ８，ＶＯＬ、ＥＤＬ−８，Ｎｏ、９゜ｐｐ、４２
５〜４２７，１９８７． 等に示されるように、通常
のＴＰＴと異なり、オフセット領域を持っている。
ＴＥＲ８，ＶＯＬ、ＥＤＬ−８，Ｎｏ、９゜ｐｐ、４２
５〜４２７，１９８７． 等に示されるように、通常
のＴＰＴと異なり、オフセット領域を持っている。
従来の、高耐圧ＴＰＴを相補型に用いた半導体装置の製
造方法における不純物混入工程は、第２図（ａ）〜（ｅ
）に示すごとくフォト工程が４回必要であった。同図（
ａ）はＰｃｈ ＴＦＴのオフセット領域を形成するた
め薄いｐ型の領域（ｐ−） を形成する工程における半
導体装置の断面図であり、１０１は絶縁基板、１０２及
び１０３は半導体薄膜、１０４及び１０５はゲート絶縁
膜、１０６及び１０７はゲート電極、２０１は不純物の
混入を防止するマスクである。この状態で不純物をイオ
ン注入法等により混入し、ｐ−領域を形成する。同図（
ｂ）は、Ｐｃｈ ＴＦＴのソース、ドレイン領域を形
成するため、温いｐ型の領域（ｐ“）を形成する工程に
おける半導体装置の断面図であり、２０２は不純物の混
入を防止するマスクである。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため薄いｎ型の領域
（ｎ−）を形成する工程における半導体装置の断面図で
あり、２０３は不純物の混入を防止するマスクである。
造方法における不純物混入工程は、第２図（ａ）〜（ｅ
）に示すごとくフォト工程が４回必要であった。同図（
ａ）はＰｃｈ ＴＦＴのオフセット領域を形成するた
め薄いｐ型の領域（ｐ−） を形成する工程における半
導体装置の断面図であり、１０１は絶縁基板、１０２及
び１０３は半導体薄膜、１０４及び１０５はゲート絶縁
膜、１０６及び１０７はゲート電極、２０１は不純物の
混入を防止するマスクである。この状態で不純物をイオ
ン注入法等により混入し、ｐ−領域を形成する。同図（
ｂ）は、Ｐｃｈ ＴＦＴのソース、ドレイン領域を形
成するため、温いｐ型の領域（ｐ“）を形成する工程に
おける半導体装置の断面図であり、２０２は不純物の混
入を防止するマスクである。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため薄いｎ型の領域
（ｎ−）を形成する工程における半導体装置の断面図で
あり、２０３は不純物の混入を防止するマスクである。
同図（ｄ）は、Ｎｃｈ ＴＦＴのソース、ドレイン領
域を形成するため濃いｎ型の領域（ｎｌ）を形成する工
程における半導体装置の断面図であり、２０４は不純物
の混入を防止するマスクである。同図（ｅ）は、マスク
２０３及び２０４を剥離し、不純物混入工程終了時の半
導体装置の断面図である。
域を形成するため濃いｎ型の領域（ｎｌ）を形成する工
程における半導体装置の断面図であり、２０４は不純物
の混入を防止するマスクである。同図（ｅ）は、マスク
２０３及び２０４を剥離し、不純物混入工程終了時の半
導体装置の断面図である。
［発明が解決しようとする課題］
しかし、従来の相補型高耐圧ＴＰＴを用いた半導体装置
の製造方法には、不純物混入工程におけるフォト工程が
４回と多く、半導体装置が高コストなものとなるという
課題があった。そこで本発明では、不純物混入工程にお
けるフォト工程数を低減することによって、半導体装置
を低コスト化することを目的とするものである。
の製造方法には、不純物混入工程におけるフォト工程が
４回と多く、半導体装置が高コストなものとなるという
課題があった。そこで本発明では、不純物混入工程にお
けるフォト工程数を低減することによって、半導体装置
を低コスト化することを目的とするものである。
［課題を解決するための手段］
以上の課題を解決するため、本発明の半導体装置の製造
方法は、ＴＰＴのゲート電極形成後に、基板全面に一方
の導電型を有する不純物を混入する工程を設けたことを
特徴とする。
方法は、ＴＰＴのゲート電極形成後に、基板全面に一方
の導電型を有する不純物を混入する工程を設けたことを
特徴とする。
［実施例］
第１図に、本発明の実施例における相補型高耐圧ＴＰＴ
を用いた半導体装置の不純物混入工程における、製造工
程順の断面図を示す。同図（ａ）は、Ｐｃｈ ＴＦＴ
のオフセット領域を形成するため、基板全面にｐ型の導
電型を有する不純物を混入する工程時の断面図である。
を用いた半導体装置の不純物混入工程における、製造工
程順の断面図を示す。同図（ａ）は、Ｐｃｈ ＴＦＴ
のオフセット領域を形成するため、基板全面にｐ型の導
電型を有する不純物を混入する工程時の断面図である。
同図に於て、１０１は少なくとも表面が絶縁された基板
、１０２及び１０３は半導体薄膜、１０４及び１０５は
ゲート絶縁膜、１０６及び１０７はゲート電極である。
、１０２及び１０３は半導体薄膜、１０４及び１０５は
ゲート絶縁膜、１０６及び１０７はゲート電極である。
基板１０１上に半導体薄膜１０２及び１０３を形成し、
ゲート絶縁膜１０４及び１０５、ゲート電極１０６及び
１０７を形成する。そして、イオン注入法等でｐ−領域
を形成する。半導体薄膜１０２及び１０３がＳｌの場合
、混入する不純物はＢ等を用い、イオン注入法の場合、
ドーズ量は１０１２ｃ ｍ−２程度である。同図（ｂ）
はＰｃｈＴＦＴのソース、ドレイン領域を形成するため
、選択的にｐ型の導電型を有する不純物を混入する工程
時の断面図であり、１０８及び１０９は不純物の混入を
阻止するマスク材料である。イオン注入法で不純物の混
入を行う場合、１０８及び１０９にはフォトレジスト等
が用いられ、ドーズ量１０ ”ｃ ｍ−２程度の不純物
濃度でｐ″″″領域成される。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため、選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図で
あり、１１０はマスク材料である。半導体薄膜１０２及
び１０３にＳｉを用いる場合、混入する不純物にはＰ等
が用いられる。Ｐｃｈ ＴＦＴのオフセット領域と同
程度のオーダーの濃度で不純物の混入を行い、ｎ−領域
を形成する。同図（ｄ）はＮｃｈ ＴＦＴのソース、
ドレイン領域を形成するため選択的にｎ型の導電型を有
する不純物を混入する工程時の断面図であり、１１１は
マスク材料である。Ｐｃｈ ＴＦＴのソース、 ドレ
イン領域と同程度のオーダーの濃度で不純物の混入を行
い、ｎ゛領域形成する。同図（ｅ）は、マスク材料剥離
工程終了時の断面図であり、以上の工程で、Ｐｃｈ
ＴＦＴのソース、ドレイン領域１１２及び１１３、オフ
セット領域１１６及び１１７、チャネル領域１２０、Ｎ
ｃｈ ＴＦＴのソース、ドレイン領域１１４及び１１
５、オフセット領域１１８及び１１９、チャネル領域１
２１が形成され、相補型高耐圧ＴＰＴが構成されている
ことがわかる。本実施例の不純物混入工程における、マ
スク材料を形成するフォト工程は３工程と、従来例に゛
比べ１工程短縮される。
ゲート絶縁膜１０４及び１０５、ゲート電極１０６及び
１０７を形成する。そして、イオン注入法等でｐ−領域
を形成する。半導体薄膜１０２及び１０３がＳｌの場合
、混入する不純物はＢ等を用い、イオン注入法の場合、
ドーズ量は１０１２ｃ ｍ−２程度である。同図（ｂ）
はＰｃｈＴＦＴのソース、ドレイン領域を形成するため
、選択的にｐ型の導電型を有する不純物を混入する工程
時の断面図であり、１０８及び１０９は不純物の混入を
阻止するマスク材料である。イオン注入法で不純物の混
入を行う場合、１０８及び１０９にはフォトレジスト等
が用いられ、ドーズ量１０ ”ｃ ｍ−２程度の不純物
濃度でｐ″″″領域成される。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため、選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図で
あり、１１０はマスク材料である。半導体薄膜１０２及
び１０３にＳｉを用いる場合、混入する不純物にはＰ等
が用いられる。Ｐｃｈ ＴＦＴのオフセット領域と同
程度のオーダーの濃度で不純物の混入を行い、ｎ−領域
を形成する。同図（ｄ）はＮｃｈ ＴＦＴのソース、
ドレイン領域を形成するため選択的にｎ型の導電型を有
する不純物を混入する工程時の断面図であり、１１１は
マスク材料である。Ｐｃｈ ＴＦＴのソース、 ドレ
イン領域と同程度のオーダーの濃度で不純物の混入を行
い、ｎ゛領域形成する。同図（ｅ）は、マスク材料剥離
工程終了時の断面図であり、以上の工程で、Ｐｃｈ
ＴＦＴのソース、ドレイン領域１１２及び１１３、オフ
セット領域１１６及び１１７、チャネル領域１２０、Ｎ
ｃｈ ＴＦＴのソース、ドレイン領域１１４及び１１
５、オフセット領域１１８及び１１９、チャネル領域１
２１が形成され、相補型高耐圧ＴＰＴが構成されている
ことがわかる。本実施例の不純物混入工程における、マ
スク材料を形成するフォト工程は３工程と、従来例に゛
比べ１工程短縮される。
第３図は、本発明のもう一つの実施例における、相補型
高耐圧ＴＰＴを用いた半導体装置の不純物混入工程にお
ける、製造工程順の断面図である。
高耐圧ＴＰＴを用いた半導体装置の不純物混入工程にお
ける、製造工程順の断面図である。
同図（ａ）は、Ｐｃｈ ＴＦＴのソース、ドレイン領
域を形成するため、選択的にｐ型の導電型を有する不純
物を混入する工程時の断面図であり、第１図と同一の記
号は第１図と同一のものを表す。
域を形成するため、選択的にｐ型の導電型を有する不純
物を混入する工程時の断面図であり、第１図と同一の記
号は第１図と同一のものを表す。
３０１及び３０２はマスク材料である。同図（ｂ）は、
Ｐｃｈ ＴＦＴのオフセット領域を形成するため、基
板全面にｐ型の導電型を有する不純物を混入する工程時
の断面図である。ｐ１領域を形成後、全面に不純物の混
入を行いｐ−領域を形成する。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため、選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図で
あり、３０３はマスク材料である。同図（ｄ）は、Ｎｃ
ｈＴＦＴのソース、ドレイン領域を形成するため、選択
的にｎ型の導電型を有する不純物を混入する工程時の断
面図であり、３０４はマスク材料である。同図（ｅ）は
、マスク材料剥離工程終了時の断面図である。以上の工
程により、相補型高耐圧ＴＰＴが構成される。本実施例
におけるフォト工程も３工程であり、従来例に比べ１工
程短縮される。
Ｐｃｈ ＴＦＴのオフセット領域を形成するため、基
板全面にｐ型の導電型を有する不純物を混入する工程時
の断面図である。ｐ１領域を形成後、全面に不純物の混
入を行いｐ−領域を形成する。同図（Ｃ）は、Ｎｃｈ
ＴＦＴのオフセット領域を形成するため、選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図で
あり、３０３はマスク材料である。同図（ｄ）は、Ｎｃ
ｈＴＦＴのソース、ドレイン領域を形成するため、選択
的にｎ型の導電型を有する不純物を混入する工程時の断
面図であり、３０４はマスク材料である。同図（ｅ）は
、マスク材料剥離工程終了時の断面図である。以上の工
程により、相補型高耐圧ＴＰＴが構成される。本実施例
におけるフォト工程も３工程であり、従来例に比べ１工
程短縮される。
以上述べたごとく、相補型高耐圧ＴＰＴを用いた半導体
装置の不純物混入工程において、基板全面に不純物を混
入する工程を設けたことにより、フォト工程が短縮され
る。以上の実施例は、基板全面にｐ型の導電型を有する
不純物を混入している例であるが、もちろん、基板全面
にｎ型の導電型を有する不純物を混入する工程をとって
もよい。
装置の不純物混入工程において、基板全面に不純物を混
入する工程を設けたことにより、フォト工程が短縮され
る。以上の実施例は、基板全面にｐ型の導電型を有する
不純物を混入している例であるが、もちろん、基板全面
にｎ型の導電型を有する不純物を混入する工程をとって
もよい。
また以上の実施例は、ゲート電極の両側にオフセット領
域を持つＴＰＴを用いた例であるが、ゲート電極の片側
のみオフセット領域を持つＴＰＴを用いる場合において
も、本発明を適用すればよい。
域を持つＴＰＴを用いた例であるが、ゲート電極の片側
のみオフセット領域を持つＴＰＴを用いる場合において
も、本発明を適用すればよい。
また、本発明の半導体装置の製造方法を用いて、同時に
、通常のオフセット領域の無いＴＰＴも形成できるため
、相補型で、通常ＴＰＴ、高耐圧ＴＰＴの混在した半導
体装置が形成できる。相補型高耐圧ＴＰＴを用いて、エ
レクトロルミネッセンスや圧電素子の駆動回路等が形成
でき、本発明の応用分野は広い。
、通常のオフセット領域の無いＴＰＴも形成できるため
、相補型で、通常ＴＰＴ、高耐圧ＴＰＴの混在した半導
体装置が形成できる。相補型高耐圧ＴＰＴを用いて、エ
レクトロルミネッセンスや圧電素子の駆動回路等が形成
でき、本発明の応用分野は広い。
［発明の効果］
以上述べたように本発明によれば、相補型高耐圧ＴＰＴ
を用いた半導体装置の製造方法において基板全面に不純
物を混入する工程を設けることにより、製造工程数が低
減され、低コストの高耐圧半導体装置が実現される。ま
た本発明は、一般の高電圧を使用する回路等を含む半導
体装置にも適用できる。
を用いた半導体装置の製造方法において基板全面に不純
物を混入する工程を設けることにより、製造工程数が低
減され、低コストの高耐圧半導体装置が実現される。ま
た本発明は、一般の高電圧を使用する回路等を含む半導
体装置にも適用できる。
圧ＴＦＴを用いた半導体装置の不純物混入工程における
、製造工程順の断面図。同図（ａ）は基板全面にｐ型の
導電型を有する不純物を混入する工程時の断面図。（ｂ
）は選択的にｐ型の導電型を有する不純物を混入する工
程時の断面図。（Ｃ）は選択的にｎ型の導電型を有する
不純物を混入する工程時の断面図。（ｄ）は選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図。
、製造工程順の断面図。同図（ａ）は基板全面にｐ型の
導電型を有する不純物を混入する工程時の断面図。（ｂ
）は選択的にｐ型の導電型を有する不純物を混入する工
程時の断面図。（Ｃ）は選択的にｎ型の導電型を有する
不純物を混入する工程時の断面図。（ｄ）は選択的にｎ
型の導電型を有する不純物を混入する工程時の断面図。
（た半導体装置の不純物混入工程における、製造工相補
型高耐圧ＴＰＴを用いた半導体装置の不純物混入工程に
おける、製造工程順の断面図。
型高耐圧ＴＰＴを用いた半導体装置の不純物混入工程に
おける、製造工程順の断面図。
１０１・・・少なくとも表面が絶縁された基板１０２．
１０３・・・半導体Ｗｉｍ １０４．１０５・・・ゲート絶縁膜 １０６．１０７・・・ゲート電極 １０８〜１１１・・・マスク材料 １１２〜１１５・・・ソース、ドレイン領域１１６〜１
１９・・・オフセット領域 １２０．１２１・・・チャネル領域 以上 出願人 セイコーエプソン株式会社 代理人 弁理士−上柳雅誉（他１名） ↓ ↓ ↓ ↓ ↓ 番 ↓Ｉ／１ （ａ） ０１ ・・・少なくとも表面が絶縁された基板０
２．１０３・・・半導体薄膜 ０４．１０５・・・ゲート謎号す漠 ０６．１０７・・・ゲート電極 ０８〜１１１・・・マスク材料 １２〜１１５・・・ソース・トレイン領域１６〜１１９
・・・オフセット領域 ２０．１２１ ・・・チャネル領域 （ａ） ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓Ｉ／１ （ｂ） ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓Ｉ／１ 第２図 （ｄ） （ｄ） （ｅ） 第２図 （ａ） 第３図 ↓Ｉ／１ ↓ｌ／１ ↓Ｉ７１
１０３・・・半導体Ｗｉｍ １０４．１０５・・・ゲート絶縁膜 １０６．１０７・・・ゲート電極 １０８〜１１１・・・マスク材料 １１２〜１１５・・・ソース、ドレイン領域１１６〜１
１９・・・オフセット領域 １２０．１２１・・・チャネル領域 以上 出願人 セイコーエプソン株式会社 代理人 弁理士−上柳雅誉（他１名） ↓ ↓ ↓ ↓ ↓ 番 ↓Ｉ／１ （ａ） ０１ ・・・少なくとも表面が絶縁された基板０
２．１０３・・・半導体薄膜 ０４．１０５・・・ゲート謎号す漠 ０６．１０７・・・ゲート電極 ０８〜１１１・・・マスク材料 １２〜１１５・・・ソース・トレイン領域１６〜１１９
・・・オフセット領域 ２０．１２１ ・・・チャネル領域 （ａ） ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓Ｉ／１ （ｂ） ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓Ｉ／１ 第２図 （ｄ） （ｄ） （ｅ） 第２図 （ａ） 第３図 ↓Ｉ／１ ↓ｌ／１ ↓Ｉ７１
Claims (1)
- 少なくとも表面が絶縁された基板上に半導体薄膜、ゲー
ト絶縁膜、ゲート電極を設け、前記半導体薄膜中にチャ
ネル領域、オフセット領域、ソース、ドレイン領域を設
けて成る薄膜トランジスタを、相補型に形成した半導体
装置の製造方法において、ゲート電極形成後に、基板全
面に一方の導電型を有する不純物を混入する工程を設け
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236816A JPH0284770A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236816A JPH0284770A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284770A true JPH0284770A (ja) | 1990-03-26 |
Family
ID=17006206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236816A Pending JPH0284770A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284770A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241466A (ja) * | 1991-01-16 | 1992-08-28 | Casio Comput Co Ltd | 電界効果型トランジスタ |
| JPH07162011A (ja) * | 1993-10-26 | 1995-06-23 | Internatl Business Mach Corp <Ibm> | 放射耐性を有する回路を形成する方法 |
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| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
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| US6777763B1 (en) | 1993-10-01 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6798394B1 (en) | 1994-10-07 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix panel |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US7456427B2 (en) | 1991-08-26 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US8193533B2 (en) | 1997-02-24 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
-
1988
- 1988-09-21 JP JP63236816A patent/JPH0284770A/ja active Pending
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