JPH02140942A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電解効果トランジスタ特に半絶縁性ＧａＡｓ
基板上に形成されたショットキー接合を有する電界効果
トランジスタ（以下、ＭＥＳＦＥＴと記す。）のゲート
電極及びゲート部リセス領域の製造方法に関する。詳し
くは、ゲート部分に２段リセス構造を有するＭＥＳＦＥ
Ｔ及び、ゲート電極が中央部分に位置しておらずソース
電極又は、ドレイン電極のどちらかに接近した非対称ゲ
ートでしかもゲート電極がリセス領域内で非対称になっ
ているＭＥＳＦＥＴの製造方法に関する。

従来の技術 半絶縁性ＧａＡｓ基板上にエピタキシャル層を堆積した
基板を用いたＭＥＳＦＥＴは、ｌ０Ｇ８２以上の高周波
でも高い利得と低いノイズ値を示し、衛星通信等の主力
素子として用いられている。

−ｆｉに、ＭＥＳＦＥＴのノイズ値はゲート抵抗及び相
互コンダクタンス等のパラメーターに関係して変化する
が、もう一つ重要なパラメーターとしてゲートとドレイ
ン間のリーク電流及びソース抵抗によっても大きく変化
する。ノイズを低減する為にはリーク電流を減少させて
ＭＥＳＦＥＴのゲートとドレイン間の耐圧を向上させる
ことが必要である。また、耐圧を向上せると共にソース
抵抗も同時に低減しなければならない。

特に半絶縁性ＧａＡｓ基板上にエピタキシャル層を堆積
した基板を用いたＭＥＳＦＥＴにおいては、ソース抵抗
の低減及びソース電極及びドレイン電極と活性層との良
好なオーミックコンタクトを得る為に　Ｎ　４型ＧａＡ
ｓ等からなる低抵抗Ｎ３層を基板の最上部に０．１μｍ
から０．２μｍ程形成し、ゲート電極の近傍のみこの層
をリセスエッチングする方法が一般的に行われている。

更に、ゲート電極がリセス領域の中央部分に位置してお
らずソース電極に接近した非対称ゲートのＭＥＳＦＥＴ
が提案されている。しかしながらこのような構造におい
ては、ソース領域又はドレイン領域の低抵抗Ｎ４層とゲ
ート電極との距離がプロセスの変動、つまりマスクのア
ライメントエラーにより、異常に近くなり耐圧低下及び
リーク電流の原因となっていた。またソース抵抗を更に
低減する目的でゲート電極の近傍に位置する低抵抗Ｎ”
ｆｆを２段リセス構造にしたＭＥＳＦＥＴも提案されて
いるがこの場合も同様に、低抵抗Ｎ’Ｅとゲート電極と
の距離がプロセスの変動つまりマスクのアライメントエ
ラーにより、異常に近くなり耐圧低下及びＩＪ　−り電
流の原因となっていた。

第３図は従来のゲート電極横の低抵抗Ｎ−層に２段リセ
ス構造を有するＭＥＳＦＥＴの製造方法を示す工程断面
図である。半導体装置としてはＧａＡｓを用いたＭＥＳ
ＦＥＴを例に説明を加える。

第３図ａ）において半絶縁性ＧａＡｓ基板１の主面側に
は通常のエピタキシャル法により電界効果トランジスタ
のチャンネルとなるＮ型活性層２及びソース及びドレイ
ン抵抗を低減する為の低抵抗Ｎ゛層３が連続的に堆積さ
れる。第１ドレイン電極４及び第１ソース電極５が低抵
抗Ｎ４層３上にパターン出しされた後に第１絶縁膜７が
全面に堆積される。第３図ｂ）は、第１絶縁膜７にレジ
スト８を全面に塗布して通常のフォトプロセスを用いて
レジスト開口部９を設ける工程である。第３図Ｃ）は第
１絶縁膜７をドライエツチング等の方法によりエツチン
グ窓９−１をあけ低抵抗Ｎ゛層３の一部分つまりゲート
を形成する領域を露出させる工程である。第３図（ｄ）
は第３図（ｃ）で形成したエツチング窓９−１から低抵
抗Ｎ９層３をエツチングして第１リセス領域１１を作る
工程である。この時、第１リセス領域１１の深さは低抵
抗Ｎ・層３の半分程度までで良い。第３図（ｅ）は、第
１絶縁膜７を全面除去したのち、再度第２絶縁膜２６を
表面に堆積し開口部を設ける工程である。２段リセス構
造を有するＭＥＳＦＥＴであるので、このエツチング窓
９−１は第１リセス領域１１内に形成することになる。

第３図（ｆ）は、第３図（ｅ）で第２絶縁膜２６に作っ
たエツチング窓９−１から低抵抗Ｎ１層３を再度エツチ
ングして第２リセス領域１３を作る工程である。この結
果、低抵抗Ｎ・層３はソース領域とドレイン領域に分割
されてそれぞれソース抵抗及びドレイン抵抗を低減する
働きをする。第３図ｇ）は、第２リセス領域１３にゲー
ト電極１４を形成する工程である。第３図（ｈ）は、第
１ドレイン電極４及び第１ソース電極５にそれぞれ第２
ドレイン電極１６及び第２ソース電極１５を付加して弓
き出し電極とし、ＭＥＳＦＥＴを完成する工程である。

第２ドレイン電極１６及び第２ソース電極１５は、金メ
ツキ等で形成する。

第４図は従来のゲート電極がリセス領域の中央部分に位
置しておらずソース電極に接近した非対称ゲートのＭＥ
ＳＦＥＴの製造方法を示す工程断面図である。半導体装
置としては同じ＜ＧａＡｓを用いたＭＥＳＦＥＴを例に
説明を加える。第４図において第３図と等価な部分につ
いては同一の番号又は記号を用いるものとする。第４図
（ａ）と第４図（ｂ）と第４図（ｃ）は、第３図（ａ）
と第３図（ｂ）と第３図（ｃ）と全く同じ工程であり詳
しい説明は省略するが、第４図（Ｃ）において第１絶縁
膜７にエツチング窓９−１が形成される。第４図（ｄ）
は、第４図（Ｃ）においてできたエツチング窓９−１か
ら低抵抗Ｎ’Ｊｉ１３をエツチングしてリセス領域２７
を設け、ソースとドレインの領域に分ける工程である。

第４図（ｅ）は、第１絶縁膜７を全面除去したのち第２
絶縁膜２６を堆積しオフセットエツチング窓２８をリセ
ス領域２７内に窓明けする。オフセットエツチング窓２
８は、リセス領域２７の中央部に位置しておらずソース
領域側に寄った位置に設ける。

このようにゲート電極がソース領域側に寄っていること
で、低いソース抵抗とリーク電流の少ない高いドレイン
耐圧を確保しようとするのである。

第４図（ｆ）は、第４図（ｅ）で設けたオフセットエツ
チング窓２８にオフセットゲート電極２５を作る工程で
ある。第４図（ｇ）は第１ドレイン電極４及び第１ソー
ス電極５にそれぞれ第２ドレイン電極１６及び第２ソー
ス電極１５を付加して引き出し電極とし、ＭＥＳＦＥＴ
を完成する工程で、これは第３図（ｈ）の工程とほぼ同
じである。第２ドレイン電極１６及び第２ソース電極１
５は、金メツキ等で形成する。

発明が解決しようとする課題 第３図に示した従来の半導体装置の製造方法においては
ゲートとドレイン間の耐圧及びゲートとソース間の耐圧
が安定せず、しかもその値が小さい場合にはリーク電流
が多く発生してノイズの低減は困難であった。即ち、第
３図（ｅ）に示したように２回目のエツチング窓９−１
の工程は自己整合でなく位置合わせマークを用いて行う
ためにソース側又はドレイン側に寄ったりするからであ
る。

また、第３図（ｅ）に示したように２回目のエツチング
窓９−１は一段えぐれた第１リセス領域１１の内部に設
けるので、フォトリソ工程において微細な線幅を抜く場
合に窓明けが不完全となり後からゲート電極を形成でき
ないという問題も発生していた。例えばＧａＡｓを用い
たＭＥＳＦＥＴの場合には、ゲート電極の線幅は、０．
２５μｍ前後でありこのような微細な線幅を一段えぐれ
た第１リセス領域１１の内部に設けることは極めて困難
である。さらに、第３図（ｅ）に示したようにエツチン
グ窓９−１を形成する工程では、通常ドライエツチング
等の乾式のエツチング方法を用いるがこの工程において
ＧａＡｓ基板がダメージを受けてノイズの値が大きくな
る等の問題も発生していた。

また、第４図に示した従来の半導体装置の製造方法にお
いても同様にゲートとドレイン間の耐圧及びゲートとソ
ース間の耐圧が安定せずノイズの低減は困難であった。

また、耐圧を確保して安定にしようとするとソース抵抗
やドレイン抵抗が増大し同じくノイズの低減は困難であ
った。第４図（８）に示したようにオフセットエツチン
グ窓２８はリセス領域２７の中に作られるが、第３図の
従来の例と同様に自己整合でなく位置合わせマークを用
いて行うためにソース側又はドレイン側に寄ったりする
ことが不安定性の大きな要因であった。

逆に、この位置ずれの要因を小さくするためには例えば
リセス領域２７の幅を大きく取らなければならず、ソー
ス抵抗及びドレイン抵抗の低減を図りノイズを小さくす
ることができなかった。

本発明は、かかる点に鑑みてなされたもので、ゲートと
ドレイン間耐圧及びゲートとソース間耐圧が訪くてリー
ク電流が少なく、シかも安定で再現性が良く、ソース抵
抗、及びドレイン抵抗が小さくしかもノイズの低い半導
体装置の製造方法を提供することを目的としている。

課題を解決するための手段 本発明は上記課題を解決する為、ゲート電極積の低抵抗
Ｎφ層に２段リセス構造を有するＭＥＳＦＥＴにおいて
、半導体基板上に選択的に下敷ＳｉＯ２を形成した後、
基板全面に第１絶縁膜を堆積する工程と、この下敷５ｉ
ｎｓの中央部分及びその上部に位置する第１絶縁膜に開
口部を設け半導体基板の一部分を露出させ半導体基板を
表面から１回目のリセスエッチングを行う工程と、開口
部の両側に残された下敷５ｉＯａをウェットエツチング
により一部分又は全部を除去した後に再度半導体基板を
表面から２回目のリセスエッチングを行う工程と、第１
絶縁膜に設けられた開口部にゲート電極を形成する工程
を順次行う。

また、本発明は上記課題を解決する為、ゲート電極がリ
セス領域の中央部分に位置しておらずソース電極に接近
した非対称ゲートのＭＥＳＦＥＴにおいて、半導体基板
上に選択的に下敷５ｉｎｓを形成した後、基板全面に第
１絶縁膜を堆積する工程と、この下敷５ｉｎｓの端部及
びその上部に位置する第１絶縁膜に開口部を設ける工程
と、この開口部より残された下敷Ｓ　ｉ　Ｏｘをウェッ
トエツチングにより一部分又は全部を除去し半導体基板
の一部分を露出させる工程と、この露出した領域から半
導体基板をリセスエッチングを行う工程と、第１絶縁膜
に設けられた開口部にゲート電極を形成する工程を順次
行う。

作用 本発明は上記した構成により、ゲート電極積の低抵抗Ｎ
４層に２段リセス構造を有するＭＥＳＦＥＴのゲートと
ドレイン間の耐圧及びゲートとソース間の耐圧を安定化
し、リーク電流を減少してノイズの低減をすることが可
能となる。即ち、２回目のリセス用のエツチング窓の形
成工程は１回目のリセスの形状に対して自己整合的に行
われ、位置合わせマークを用いる必要がないために、ソ
ース側又はドレイン側に寄ったりすることがないからで
ある。また、−段えぐれた第１リセス領域の内部に新た
に微細なゲートの窓を設ける必要がないので、フォトリ
ソ工程において微細な線幅を抜くのも安定になる。さら
に、エツチング窓を形成する最終工程は、通常のドライ
エツチング等の乾式のエツチング方法でなくウェットエ
ツチングにより５ｉｄ２を一部分又は全面除去するので
ＧａＡＳ基板がダメージを受けてノイズの値が大きくな
る等の問題も発生し難い。

さらに、本発明は上記した構成により、ゲート電極がリ
セス領域の中央部分に位置しておらずソース電極に接近
した非対称ゲートのＭＥＳＦＥＴにおいて、ゲートとド
レイン間の耐圧及びゲートとソース間の耐圧を安定せし
めノイズの低減が可能となる。即ち、リセス領域の中央
部分に位置しておらずソース電極に接近した非対称ゲー
ト電極の形成がリセス用のエツチングの窓と同じ窓から
行われ、リセスの形状に対して自己整合的に行われ、位
置合わせマークを用いる必要がないために、リセスの形
状に対するゲート電極の位置が常に一定になるからであ
る。ゲート電極のリセス領域に対する位置ずれが殆どな
いのでリセス領域の幅を大きく取る必要がなく、耐圧を
確保しながらソース抵抗及びドレイン抵抗の低減を図り
ノイズを小さくすることができる。

実施例 第１図は、本発明のゲート電極積の低抵抗Ｎ４層に２段
リセス構造を有するＭＥＳＦＥＴの製造方法を示す実施
例の工程断面図である。第１図に示した本発明の半導体
装置の製造方法において、第３図及び第４図と等価な部
分については同一の参照番号を付して示すものとする。

第１図（ａ）は、低抵抗Ｎ・層３に第１ドレイン電極４
及び第１ソース電極５をパターン形成したのち、下敷Ｓ
　ｉ　０２８をグー）２１！極を設ける領域上に選択的
に残す工程である。第１図（ｂ）は、全面に第１絶縁膜
７を堆積したのちレジスト８を塗布してレジスト開口部
９を窓あけする工程である。この時、レジスト開口部９
は、下敷５ｉＯ２８のほぼ中央部に設ける。第１図（Ｃ
）は、第１図（ｂ）で形成したレジスト開口部９から第
１絶縁膜７をドライエツチング等の方法によりエツチン
グし、さらにウェットエツチングにより下敷Ｓ　ｉ　０
２６の一部分を除去し、低抵抗Ｎ゛層３のゲート形成部
分を露出する工程である。ここで、下敷５ｉＯ２Ｂは中
央の部分のみエツチングし両側には端部５ｉＯ２１０を
残すようにする。又、下敷Ｓ　ｉ　ＯｘＥ３のエツチン
グにはウェットエツチングを用いることでＮ型活性層２
へのダメージを軽減することができる。第１図（ｄ）は
、１回目のリセスエッチングを行う工程で第１リセス領
域１１を形成する。第１図（ｅ）は２回目のリセスエッ
チングをするために開口部を広げる工程で、ウェットエ
ツチングにより残っていた端部ＳｉＯ２１０を取り除き
空洞部１２を作る。第１図（ｅ）に示した実施例では端
部５ｉＯｉＩＯを全面除去しているが必ずしも全面除去
する必要はなく、開口部がある程度床がれば良い。この
開口部の広がりはウェットエツチングを用いているので
必ず左右対称に広がっていき第１リセス領域１１に自己
整合して広がるのが本発明の特徴である。

第１図（ｆ＞は、２回目のリセスエッチングを行う工程
で第２リセス領域１３を低抵抗Ｎ”ｆｆ３に作る。

第１図（ｇ）は、ゲート電極１４を基板表面から蒸着等
の方法により形成する工程である。第１図（ｈ）は、最
後の工程として第２ソース電極１５及び第２ドレイン電
極１６をそれぞれ付加してＭＥＳＦＥＴを完成する。

以上第１図を用いて説明したように、本発明のゲート電
極様の低抵抗Ｎ゛層に２段リセス構造を有するＭＥＳＦ
ＥＴの製造方法を用いることで、ゲートとドレイン間の
耐圧及びゲートとソース間の耐圧を安定化し、リーク電
流を減少させてノイズの低減をすることが可能となる。

即ち、２回目のリセス用のエツチング窓の形成工程は１
回目のリセスの形状に対して自己整合的に行われ、必ず
左右対称に広がるのでソース側又はドレイン側に寄った
りすることがないからである。また、−段えぐれた第１
リセス領域の内部に新たに微細なゲート形成のための窓
を設ける必要がない。従って、フォトリソ工程において
微細な線幅を抜（場合の不良も無くなるのである。さら
に、リセス用のエツチング窓を形成する最終工程は、通
常のドライエツチング等の乾式のエツチング方法でなく
ウェットエツチングにより５ｉｎｓを一部分又は全面除
去するのでＧａＡｓ基板がダメージを受けてノイズの値
が大きくなる等の問題も発生し難い。

第２図は、本発明のゲート電極がリセス領域の中央部分
に位置しておらずソース電極に接近した非対称ゲートの
ＭＥＳＦＥＴの製造方法を示す実施例の工程断面図であ
る。第２図に示した本発明の半導体装置の製造方法にお
いて、第１図及び第３図及び第４図と等価な部分につい
ては同一の参照呑号を付して示すものとする。

第２図（ａ）は、低抵抗Ｎ◆層３に第１ドレイン電極４
及び第１ソース電極５をパターン形成したのち、下敷５
ｉＣｈ６を、ゲート電極を設ける領域上に選択的に残す
工程である。第２図（ｂ）は、全面に第１絶縁膜７を堆
積したのちレジスト８を塗布してオフセット開口部２１
を窓あけする工程である。

この時、オフセット開口部２１は、下敷Ｓ　ｉ　Ｏ＊６
の第１ソース電極５寄りの端部に設ける。第２図（Ｃ）
は、第２図（ｂ）で形成したオフセット開口部２１から
第１絶縁膜７をドライエツチング等の方法によりエツチ
ングし、絶縁膜開口部２２をあける工程である。第２図
（ｄ）は、ウェットエツチングにより下敷５ＩＯ２Ｂを
除去し、オフセット空洞部２３を形成し、低抵抗Ｎ４層
３のリセス形成部分を露出する工程である。ここで、下
敷Ｓ　ｉ　Ｏ＊８はそのすべてをエツチング除去しても
ドレイン電極側に一部分残しても良い。この工程により
ゲート電極のリセス領域内における非対称な位置が決定
される。又、下敷５ｉＯ２６のエツチングにはウェット
エツチングを用いることでＮ型活性層２へのダメージを
軽減することができる。第２図ｅ）は、リセスエッチン
グを行う工程でこの結果オフセットリセス領域２４が形
成される。第２図（ｆ）は、オフセットゲート電極２５
を基板表面から蒸着等の方法により形成する工程である
。第２図（ｇ）は、最後の工程として第２ソース電極１
５及び第２ドレイン電極１６をそれぞれ付加してＭＥＳ
ＦＥＴを完成する工程である。

以上第２図を用いて説明したように、本発明のゲート電
極がリセス領域の中央部分に位置しておらずソース電極
に接近した非対称グー）ＭＥＳＦＥＴの製造方法を用い
ることで、ゲートとドレイン間の耐圧及びゲートとソー
ス間の耐圧を安定せしめノイズの低減が可能となる。即
ち、リセス領域の中央部分に位置しておらずソース電極
に接近した非対称ゲート電極の形成が、リセス用のエツ
チングの窓と全く同じ窓から行われ、リセスの形状に対
して自己整合的に行われ、位置合わせマークを用いる必
要がないために、リセスの形状に対するゲート電極の位
置が常に一定になるからである。又、ドレイン耐圧は下
敷５１０ｗ８のエッチング量又は最初の下敷ＳｆＯ＊８
寸法により自由に制御することができる。さらに、ゲー
ト電極のリセス領域に対する位置ずれが殆どないのでリ
セス領域の幅を大きく取る必要がなく、高いドレイン耐
圧を確保しながらソース抵抗の低減を図りノイズを小さ
くすることができる。さらに、エツチング窓を形成する
最終工程は、第１図に示した本発明と同様に通常のドラ
イエツチング等の乾式のエツチング方法でなくウェット
エツチングによりＳｉＯ２を一部分又は全面除去するの
でＧａＡｓ基板がダメージを受けてノイズの値が大きく
なる等の問題も発生し難い。

発明の効果 以上述べてきた様に、本発明により次の効果がもたらさ
れる。

１）ゲート電極積の低抵抗Ｎ４層に２段リセス構造を存
するＭＥＳＦＥＴにおいて、２回目のリセス用のエツチ
ング窓の形成工程が１回目のリセスの形状に対して自己
整合的に行われ、位置合わせマークを用いる必要がない
。従って、ソース側又はドレイン側に寄ったりすること
がなくゲートとドレイン間の耐圧及びゲートとソース間
の耐圧を安定化し、リーク電流を減少してノイズの低減
をすることが可能となる。

２）ゲート電極積の低抵抗Ｎ−層に２段リセス構造を有
するＭＥＳＦＥＴにおいて、−段えぐれた第１リセス領
域の内部に新たに微細なゲートの窓を設ける必要がない
ので、フォトリソ工程において微細な線幅を抜（のち安
定になる。

３）ゲート電極がリセス領域の中央部分に位置しておら
ずソース電極に接近した非対称ゲートのＭＥＳＦＥＴに
おいて、ソース電極に接近した非対称ゲート電極の形成
がリセス用のエツチングの窓と同じ窓から行われ、リセ
スの形状に対して自己整合的に行われ、位置合わせマー
クを用いる必要がないために、リセスの形状に対するゲ
ート電極の位置が常に一定になる。従って、ゲートとド
レイン間の耐圧及びゲートとソース間の耐圧を安定せし
めノイズの低減が可能となる。

４）ゲート電極がリセス領域の中央部分に位置しておら
ずソース電極に接近した非対称ゲートのＭＥＳＦＥＴに
おいて、ゲート電極のリセス領域に対する位置ずれが殆
どないのでリセス領域の幅を大きく取る必要がなく、耐
圧を確保しながらソース抵抗の低減を図りノイズを小さ
くすることができる。

５）ゲート電極がリセス領域の中央部分に位置しておら
ずソース電極に接近した非対称ゲートのＭＥＳＦＥＴに
おいて、ドレイン耐圧の制御が下敷ＳｉＯ２の幅又はそ
のエツチング量により自由にできる。

６）エツチング窓を形成する最終工程は、通常のドライ
エツチング等の乾式のエツチング方法でなくウェットエ
ツチングによりＳｉＯ２を一部分又は全面除去するので
ＧａＡｓ基板がダメージを受けてノイズの値が大きくな
る等の問題も発生し難い。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体装置の製造
方法の工程断面図、第２図は本発明の第２の実施例を示
す半導体装置の製造方法の工程断面図、第３図及び第４
図は従来の第１及び第２の例を示す半導体装置の製造方
法の工程断面図である。 １・・・半絶縁性ＧａＡｓ基板、 活性層、３・・Φ低抵抗Ｎ−層、４・ イン電極、５・φ・第１ソース電極、 敷ＳｉＯ２，７・・・第１絶縁膜、８Ｉト、９・・・レ
ジスト開口部、１０・・１０２、１１・・・第１リセス
領域、　１２空洞部、１３・−・第２リセス領域、１４
ゲート電極、　１６・・・　第２ンース電極、・・第２
ドレイン電極、２１・・・オフセッロ部、２３＠・６オ
フセツト空洞部、２４・オフセットリセス領域、２５拳
・・オフセッート電極。 代理人の氏名　弁理士　粟野重孝　はか１名２・・拳Ｎ
型 ・−第１ドレ ６・・・下 ・・レジス ・端部Ｓ １６・ ト開 トゲ 第 図 第 第 図 ２４オフｔ！ットリｔスｌｊｉ、、栽 ＼ 第 図 萬 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に選択的に下敷ＳｉＯ＿２を形成し
   た後、基板全面に第１絶縁膜を堆積する工程と、前記下
   敷ＳｉＯ＿２の中央部分及びその上部に位置する前記第
   １絶縁膜に開口部を設け前記半導体基板の一部分を露出
   させ前記半導体基板を表面から１回目のリセスエッチン
   グを行う工程と、開口部の両側に残された下敷ＳｉＯ＿
   ２をウェットエッチングにより一部分又は全部を除去し
   た後に再度前記半導体基板を表面から２回目のリセスエ
   ッチングを行う工程と、前記第１絶縁膜に設けられた開
   口部からリセス領域にゲート電極を形成する工程とを備
   えたことを特徴とする半導体装置の製造方法。
2. （２）半導体基板上に選択的に下敷ＳｉＯ＿２を形成し
   た後、基板全面に第１絶縁膜を堆積する工程と、前記下
   敷ＳｉＯ＿２の端部及びその上部に位置する前記第１絶
   縁膜に開口部を設ける工程と、この開口部より残された
   下敷ＳｉＯ＿２をウェットエッチングにより一部分又は
   全部を除去し前記半導体基板の一部分を露出させる工程
   と、この露出した前記基板表面から前記半導体基板をリ
   セスエッチングを行う工程と、前記第１絶縁膜に設けら
   れた開口部からリセス領域にゲート電極を形成する工程
   を行うことを特徴とする半導体装置の製造方法。